怎样用verilog设计一个比较器？

发表于 2010-9-18 18:46

要求如下：输入为 [3：0]V,输出为z，其中[3:0]V是0-15的二进制表示，当v大于9时输出z为1，当v小于等于9时，输出z为0.而且要求要用组合逻辑实现。请各位高手指点下实现这一功能的主要语句。不胜感激！！！

发表于 2010-9-18 18:56

汗~
verilog，直接写表达式或if就可以了啊

发表于 2010-9-18 19:25

本帖最后由 sunt8707 于 2010-9-18 19:26 编辑

2# xwj
要求不让用if语句的，你说得表达式是用卡诺图写吧？但我不知道怎么列值，请问能说下表达式怎么写吗？

发表于 2010-9-19 13:13

z=(v[3]&&V[2]) || (v[3]&&(!v[2])&&v[1])

发表于 2010-9-19 20:26

谢谢了，我写出来了