Quartus,TimeQuest如何做时序约束

把以前的工程拿出来，作为学习时序约束的实例.发现很多路径违规，下面是某一条的路径的所有截图信息 我只把时钟约束到100M，其它的约束没有加入。
按照下面图所示的设置之后时序还是没有收敛，请问改怎么做？

file:///F:/路径.JPG

file:///F:/ChipPlanner.JPG

file:///F:/设置.JPG   

file:///F:/clock.JPG

[img]F:\clock.JPG[img]F:\路径.JPG[img]F:\ChipPlanner.JPGF:\设置.JPG[/img][/img][/img]

F:\设置.JPG

file:///F:/设置.JPG

图片没上来我直接问了！

ChipPlanner中的蓝线，红线分别代表什么意思？

每条线段旁边的数字是什么意思？

ChipPlanner中反映的信息和路径表中的数据是什么关系，是不是可以对应的?

从我的一条路径中有一个延时最大有2.461 Type:IC,如何对这个路径中单独的某一项进行优化？

另外我把Setting->中的Physical Synthesis Optimization->...perfromance,四个勾都打上了，时序还是没有全部的优化