SRL-type的资源可以power-on initialization吗？

以前发过帖子说shift register可以用SRL来实现。
但是SRL本身不带reset，那么如何做可以实现power-on initialization呢？
就是想上电的时候把SRL实现的shift register初始化成全0。

就像ram可以上电初始化成全0一样。

有懂的吗？

比如如下代码：不知道和ram那样使用power-on initialization行不行。

module shift0_core (
    clk,
    ce,
    din,
    addr,
    dout);

parameter DATA_WIDTH = 32'd18;
parameter ADDR_WIDTH = 32'd4;
parameter DEPTH = 32'd12;

input clk;
input ce;
input [DATA_WIDTH-1:0] din;
input [ADDR_WIDTH-1:0] addr;
output [DATA_WIDTH-1:0] dout;

reg[DATA_WIDTH-1:0] ShiftRegMem[0:DEPTH-1];
integer i;

always @ (posedge clk)
begin
    if (ce)
    begin
        for(i=0;i<DEPTH-1;i=i+1)
            ShiftRegMem[i+1] <= ShiftRegMem[i];
        ShiftRegMem[0] <= din;
    end
end

assign dout = ShiftRegMem[addr];

endmodule

顶起来

:)难道还是我来回答？我先不回答了。

发现很简单
直接用initial赋成0就可以了:)

而且不影响QoR

;P哎，看来我还是不回答的好～～哈哈～～

给我点分呗：）哈哈～

7# GoldSunMonkey
你要那么多分干嘛？:lol

发现很简单
直接用initial赋成0就可以了:)
AutoESL 发表于 2011-7-18 17:17

初始化成其他值也可以
不影响QoR

8# AutoESL
哈哈，我就是没事要着玩～

猴哥，你这么用功，分数嗖嗖的就上来了

实现方案:
verilog:
=====================================
initial
begin
    for(i=0;i<DEPTH;i=i+1)
        ShiftRegMem[i] <= {DATA_WIDTH{1'b0}};
end
=====================================

vhdl:
=====================================
signal ShiftRegMem : SRL_ARRAY := (others=>(others=>'0'));
=====================================

11# AutoESL
哈哈，没事上来看看，这里面被人帮助和帮助别人都很快乐。

:D

;P

互帮互助呀

感觉赛灵思论坛氛围非常好呀

;P主要是我比较好～

楼上很活跃嘛

感觉年纪不大:lol