阻抗匹配--交流终端匹配疑惑

各位大侠，
  在学习阻抗匹配--终端匹配---交流终端匹配中有如下疑惑：
    如图中，加入RC的串联到地后，从时域的角度出发，C对电路的输出有充电和放电的作用，能延迟信号的上升沿和下降沿。从频域的角度出发，在不同的频率段，RC形成不同的阻抗值特性匹配。
1，RC延缓充电放电时间。但教材中提到可能引发过冲-----从RC延缓充电时间角度看，似乎不会引发过冲，过冲是不是由于信号反射引发？
2，对信号采用何种RC值进行匹配较好，大致怎么计算？
十分感谢！

此地阻抗匹配主要由RL承担（注意，匹配主要针对高频成分），而那个电容C的作用主要是减轻直流负载。

路过打酱油。。 发表于 2013-6-19 08:30
此地阻抗匹配主要由RL承担（注意，匹配主要针对高频成分），而那个电容C的作用主要是减轻直流负载。
...

多谢大侠，
   那C得选择应该为多大，大致如何根据实际情况计算？

magic_yuan 发表于 2013-6-19 08:56
多谢大侠，
   那C得选择应该为多大，大致如何根据实际情况计算？

RL按阻抗匹配算，C则按需考虑匹配的频段旁路算。

路过打酱油。。 发表于 2013-6-19 09:00
RL按阻抗匹配算，C则按需考虑匹配的频段旁路算。

大侠的意思是，C的作用差不多和RL是独立的。这样的匹配差不多只能“照顾”主要频率，其他频率不能顾及。。。。。C若太大，或者C若太小有何影响？
十分感谢！

magic_yuan 发表于 2013-6-19 09:20
大侠的意思是，C的作用差不多和RL是独立的。这样的匹配差不多只能“照顾”主要频率，其他频率不能顾及。 ...

C的具体选择视所需要匹配的频率范围（由信号带宽和传输线长度确定）以及电容的特性而定。这里其实主要抓住“旁路”一词即可。一般情况下，可以参考“经验”取值。

当老师多爽啊，凡是“超纲”的问题都可以回避，考试可以不考。
工程师就惨了，到处求助问人，什么时候搞定什么时候为止，生怕给领导留下“不行”的印象，生怕年终奖被扣:lol

问题1：RC过小产生过冲。。你可以联想下微分电路，两者很相像；
问题2：RC时间常数大于传输线负载延时的2倍，可获得理想的折中效果。

xukun977 发表于 2013-6-19 10:38
当老师多爽啊，凡是“超纲”的问题都可以回避，考试可以不考。
工程师就惨了，到处求助问人，什么时候搞定 ...

多谢大侠，
  想了半天硬实没想明白，呵呵。用MULTISIM仿真了下，调整了参数，没有发现过冲。见图中，您看下我的模型是否正确，设信号源为10KHZ方波，带50欧姆内阻，而RL/C取了几个值，这里取100欧姆、10PF，应该是时间常数足够小了，但却是没发现过冲。还请指教。。。

我倒，不能这样搞，低频和射频差别太大了，结果甚至是截然相反的。

恩，的确，分清使用场合，用对仿真软件很重要。另，ADS用作射频定量分析怎么样？

xukun977 发表于 2013-6-19 15:39
我倒，不能这样搞，低频和射频差别太大了，结果甚至是截然相反的。

多谢大侠，
  长见识了。仿真结果看RC配对影响挺大。这个用的是什么软件？
看来暂时只能先大致理解下，以后有时间再研究。高深。。。。。。

xukun977 发表于 2013-6-19 10:38
当老师多爽啊，凡是“超纲”的问题都可以回避，考试可以不考。
工程师就惨了，到处求助问人，什么时候搞定 ...

RC小，可这种结构是积分形式啊

lz你看的该是信号完整性SI或高速电路方面的吧？
高速数位电路中的匹配是针对数位信号，数位信号是宽频信号，只用能用电阻匹配；
模拟领域是关注正弦稳态信号的匹配，且相对数位系统而言是窄带匹配，故模拟RF,微波领域才多用电抗元件匹配。
你这个图的电容，只是为了防止与前级的数字逻辑元件输出形成直流通路，通过RL(如50欧)产生静态功耗。
所以对于匹配来说电容要足够大，在数为信号的有效频段内，相对50欧RL电容能看做short,（类似放大电路中耦合电容在AC看做short,而晶体管的结电容太小不能看做short ）,
如果电容太小，在数为信号的有效频段仍然是电容（就像晶体管结电容）不能看做短路short，那么这个RC串联仍是个高阻抗，
当传输线的左边为低阻（数位电路的输出阻抗，一般小于50欧），右边为高阻抗
那么从传输线 向源看去的反射系数TS 和向 负载看去发射系数TL 异号   即，   TS*TL < 0条件满足的情况，
这时候就会产生ringing ，现象和 一个二阶L型的LC谐振电路一样，就有过冲
如果两边是同为高阻，或同为低阻，即TS*TL>0不会产生ringing

还有你的仿真都没有设数位信号的边沿时间，是否需要考虑反射与 信号边沿时间和传输线长度 有关，
数位信号的有效频率不是看其自身频率，是看边沿（上升或下降）时间 ，边沿表示信号中变化快的分量,边沿越陡说明高f分量的能量越大
f有效=0.5/Tr      ;其中Tr为最快的边沿时间

这些基础概念你都没看？？

而且你把 传输线 也直接短接了，
一般说，高速设计里 传输线能否短接，还是看做分布参数系统，还是用单节LC电路等效，这三类情况要看信号边沿和传输线的长度关系来决定
PSPICE之类的软件就可以仿真传输线，有传输线元件，设置要正确的信号边沿时间，传输线长度（延迟），

C的大小还要做折中，大到在数为信号有效频率视为short,但要足够小满足你的数位逻辑电路的电流驱动限制，取决于你的数位电路规格要求