数模混合电路做LVS验证流程

模拟版图是在cadence中手工设计的，数字是astro做的，所以顶层电路中数字电路只是一个symbol，cadencd中导出的CDL网表，模拟是管子级的而数字只有port端口，数字的verilog网表是从astro导出的，我通过dracula进行了网表转换，但做LVS验证时有一大堆的错误，所以那位大侠run过此流程的，共享一下你们宝贵的经验，谢谢大家！