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要是电路的原理图能用verilog画就好了

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 楼主| luyaker 发表于 2013-9-5 18:10 | 显示全部楼层 |阅读模式
verilog, 原理图, 电路, CAD, cadence
最近在研究别人的CPLD原理图，觉得画图神马的太麻烦了。cadence搞一个verilog绘制原理图的功能不就欧了，这样就不用费劲画原理图库文件了。。。
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GoldSunMonkey 发表于 2013-9-5 22:42 | 显示全部楼层
也是好想法
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GoldSunMonkey 发表于 2013-9-5 22:43 | 显示全部楼层
不过XILINX都提供Pkg文件供您画图使用
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GoldSunMonkey 发表于 2013-9-5 22:43 | 显示全部楼层
不过让画班子的人，学VERILOG太痛苦了
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 楼主| luyaker 发表于 2013-9-6 13:19 | 显示全部楼层
能不能直接编辑网络表呢。。。
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GoldSunMonkey 发表于 2013-9-6 23:05 | 显示全部楼层
luyaker 发表于 2013-9-6 13:19
能不能直接编辑网络表呢。。。

现在仿佛都不能
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GoldSunMonkey 发表于 2013-9-6 23:06 | 显示全部楼层
luyaker 发表于 2013-9-6 13:19
能不能直接编辑网络表呢。。。

为什么要这种功能呢
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