verilog中从高电平到高阻跳变,算不算一次下降沿?
2014-8-1 10:14
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再多说一下。高阻态,往往意味着它的电平是由和它连接的网络决定;楼主的这个从高跳到高阻,很可能是因为设 ...
实际电路里面,你只能量到它的电压,所以我说没有高阻态这个电平;所以实际中,不存在从高电平跳到高阻这种 ...
楼主可以加一个if(sda==1‘b0)来判断是不是从1变0;实际电路中高阻态这个电平是没有的,所以仿真时尽量避 ...
TCL脚本分配不了引脚
2014-8-4 10:27
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不需要先编译,当然也可以。直接把脚本复制一下,然后,Alt+2,出现一个输入文本的地方,粘贴后enter就OK了 ...
一个关于QUARTUS II 12.0 的SignalTap ii logic analyzer的问题,求助
2016-1-15 22:11
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那还不给我分。。。
那你的问题解决了吗?反馈一下,也许我可以帮你解决呢?trigger condition看样子你应该是设置了,那么你 ...
另外,你的trigger condition好像没设置
1.scan chain一下,看看JTAG有没有问题
2.如果JTAG没有问题,重新编译一下,然后烧写就OK了 ...
官网的器件怎么不支持Cyclone II系列的了
2019-5-14 14:10
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quartus 13.0支持,13.1及14.0不支持。只能使用之前的版本。
[原创课程] 基于FPGA的SDRAM接口设计
2014-9-7 16:55
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收钱就不要腆着脸说分享
关于编码规范里不允许用锁存器
2014-6-30 18:28
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我回去又查了一下,大概是这个意思:(1)由于FPGA的架构,使用锁存器并不比使用寄存器所用的资源少(2)锁 ...
可以使用的,现在system verilog为了避免人为的latch出现警告,从always扩展出always_latch了 ...
CPLD/FPGA上电初始时IO口的状态是怎么样的
2014-6-29 09:47
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altera的只能外部接下拉电阻,xilinx的可以使用内部下拉电阻
我查过,不可以的,我就遇到这种问题,头痛。。。。
无法设置。。。。
高,这个避免不了的。
如果不希望有一瞬间是高,可以加下拉电阻,1k,10k之类的 ...
SALEAE16逻辑分析仪山寨成功,最新软件的使用说明,坛友优惠
2014-6-22 20:18
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采样频率有点低,通道也有点少,不过挺便宜。
quartus 9.0 版本里建工程时怎么找不到EPM1270器件?
2014-6-17 18:41
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我现在用13.0,如果不是因为13.1不支持cyclone II,我就用13.1了,还是高版本的用着爽 ...
你的安装包还在吗?找找那个名字里面带device的,然后重新安装。安装的时候勾选上MAX II ...
管脚兼容,但逻辑不同怎样写?
2014-6-16 19:43
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假设模块1的所有引脚组成group1(包含所有引脚,可以一起写,也可以分开),模块2的所有引脚组成group2,最 ...
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