请教一个FPGA时序仿真的问题

利用modelsim仿真，功能仿真没有问题，时序仿真出现问题，主要功能进行本地时钟校时，一秒校正1次，在第一次时序仿真时，第一秒就出现问题，接受到的数据的校验和与发送的数据校验和不相等，但接受到数据正确，总共8S，之后的几秒未出现这个问题，为查找原因，进行第二次仿真，本次前6s都没问题，但是第7S、8s又出现第一次时序仿真的问题，请教各位高手，会是什么原因导致这样的问题呢，以及怎样修改程序

如果有异步逻辑问题，在仿真中是看不到的