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[FPGA] PLL级联的问题

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 楼主| 知为123 发表于 2013-12-24 21:40 | 显示全部楼层 |阅读模式
PLL, cyclone, CycloneII, cycloneIII, 仿真
是用cycloneIII的片子 应该是可以用实现PLL的级联的，但是实际程序在板子上调试运行时用第一级时钟可以行， 第二级就不可以，仿真波形图也是对的，这应该是什么原因呢，请教高手
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