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VHDL程序的仿真测试文件

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 楼主| CY0904030105 发表于 2014-9-27 12:01 | 显示全部楼层 |阅读模式
仿真测试, VHDL程序, 编写, verilog, 编码
工程使用VHDL编码的，在对其进行仿真的时候，能不能用verilog语言编写的测试文件对其进行仿真，还是必须用VHDL编写测试文件。
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ococ 发表于 2014-9-27 21:45 | 显示全部楼层
可以用verilog写tb文件
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 楼主| CY0904030105 发表于 2014-9-27 23:51 | 显示全部楼层
ococ 发表于 2014-9-27 21:45
可以用verilog写tb文件

用verilog写tb文件，对VHDL代码仿真
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McuPlayer 发表于 2014-9-27 23:57 | 显示全部楼层
当然可以Verilog和VHDL混合使用
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ococ 发表于 2014-9-28 08:48 | 显示全部楼层
CY0904030105 发表于 2014-9-27 23:51
用verilog写tb文件，对VHDL代码仿真

是的，可以！
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ling_better 发表于 2014-9-29 13:06 | 显示全部楼层
可以的
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