为啥systemc不如verilog和vhdl流行呢？

刚毕业时候觉得fpga编程很有前途，并且大学学过vhdl和verilog，开始重新学vhdl（因为上学时vhdl学的最好），后来感觉verilog也更好，又开始重学verilog，但是学来学去也只是能看懂简单的程序，后来发现systemc感觉如获至宝，买本书开始自学，可是上网查资料时候发现网上资料真少，并且也很少有人用它开发fpga，这是为啥呢？

system C是系统级验证用的，综合器对C语言转HDL支持不太好，最后还是只能写HDL

因为非主流呗。
据说是欧美流行VHDL，美国流行Verilog

LeaderHuang 发表于 2014-12-26 10:53
system C是系统级验证用的，综合器对C语言转HDL支持不太好，最后还是只能写HDL ...

那学systemc好找工作吗

dqgcs123 发表于 2014-12-26 10:54
因为非主流呗。
据说是欧美流行VHDL，美国流行Verilog

嗯，我总感觉这两种语言好落伍，只适合开发ic芯片，不适合做为电路一部分开发，感觉不如c语言灵活

sosozz 发表于 2014-12-26 11:02
嗯，我总感觉这两种语言好落伍，只适合开发ic芯片，不适合做为电路一部分开发，感觉不如c语言灵活 ...

我觉得多会一些语言要好得多

dqgcs123 发表于 2014-12-26 11:22
我觉得多会一些语言要好得多

上学时候学的越多越好，因为谁也不知道在工作中会用到哪个，上班了就没有精力去学那么多了，只能往精出发展了

sosozz 发表于 2014-12-26 11:31
上学时候学的越多越好，因为谁也不知道在工作中会用到哪个，上班了就没有精力去学那么多了，只能往精出发 ...

嗯，出来工作了可塑性就差很多了

HDL是设计语言，system C和system verilog是验证语言，根本不一样，没法比较的。