今日: 4|主题: 33068|帖子: 128666 收藏 (403)
用flip-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage?
2018-9-11 11:02 0 597
寄生效应在IC设计中怎样加以克服和利用?
2018-9-11 11:00 0 167
IC设计前端到后端的流程和EDA工具是?
2018-9-11 10:58 0 193
查找表的原理与结构是什么?
2018-9-11 10:56 0 177
HDL语言的层次概念是指?
2018-9-11 10:54 0 574
Xilinx中与全局时钟资源和DLL相关的硬件原语是什么?
2018-9-11 10:52 0 244
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?
2018-9-11 10:50 0 212
请问一下什么是时钟抖动?
2018-9-11 10:48 0 210
FPGA芯片内有哪两种存储器资源?
2018-9-11 10:46 0 187
锁存器(latch)和触发器(flip-flop)区别是什么?
2018-9-11 10:44 0 349
对于多位的异步信号如何进行同步?
2018-9-11 10:42 0 240
FPGA设计工程师努力的方向包括哪些方面?
2018-9-11 10:40 0 140
附加约束的作用有哪些?
2018-9-11 10:38 0 119
时序约束的概念和基本策略是什么?
2018-9-11 10:36 0 195
FPGA设计中对时钟的使用有哪些(例如分频等)?
2018-9-11 10:34 0 161
FPGA设计中如何实现同步时序电路的延时?
2018-9-11 10:32 0 224
同步电路和异步电路的区别是什么?
2018-9-11 10:30 0 366
时序设计的实质是什么?
2018-9-11 10:28 0 368
建立时间与保持时间的概念分别是什么?
2018-9-11 10:26 0 101
为什么触发器要满足建立时间和保持时间?
2018-9-11 10:24 0 170
什么是亚稳态?为什么两级触发器可以防止亚稳态传播?
2018-9-11 10:22 0 261
系统最高速度计算(最快时钟频率)和流水线设计思想是什么?
2018-9-11 10:20 0 189
什么是同步逻辑和异步逻辑?
2018-9-11 10:18 0 334
如何用HDL描述四位的全加法器、5分频电路?
2018-9-11 10:16 0 344
如何用VERILOG或VHDL写一段代码,实现10进制计数器?
2018-9-11 10:14 0 319
如何能够画出明了的状态机?
2018-9-11 10:12 0 129
什么叫做OTP片、掩膜片,两者的区别何在?
2018-9-11 10:10 0 175
你对集成电路设计流程是怎么理解的?
2018-9-11 10:08 0 278
你怎么描述集成电路工艺?
2018-9-11 10:06 0 319
FPGA等可编程逻辑器件设计流程是怎么样的?
2018-9-11 10:04 0 417
从RTL synthesis到tape out之间的设计flow?
2018-9-11 10:02 0 330
自动布局布线需要哪些基本元呢?
2018-9-11 10:00 0 269
实现三分频电路,3/2分频电路等?
2018-9-11 09:58 0 283
FPGA和CPLD的区别是什么?
2018-9-11 09:56 0 165
为什么没有地方提供直接编译Android for EAIDK-310的工程?
2018-9-11 09:54 0 186
新一代电子电气架构下的Arm汽车解决方案中,一台车的搭载的内存DRAM跟现在相比大概会差了几倍?
2018-9-11 09:52 0 345
新一代电子电气架构下的Arm汽车解决方案中,arm现在的npu能达到l3的算力吗?
2018-9-11 09:50 0 372
新一代电子电气架构下的Arm汽车解决方案中,gpu硬件虚拟化目前有没有规划?
2018-9-11 09:48 0 331
新一代电子电气架构下的Arm汽车解决方案中,corelink现在都是带有safety design么?
2018-9-11 09:46 0 308
新一代电子电气架构下的Arm汽车解决方案中,GPU没有roadmap?
2018-9-11 09:44 0 318
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