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关于FPGA时钟信号输入要求
我用了一款A7的芯片，时钟输入是一个峰峰值0.8V的10M正弦波，但是FPGA无法识别该时钟信号，我想知道FPGA对时钟输入这块有什么要求呢？该怎么整改？谢谢各位大佬
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不大可能，你程序有问题吧
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2024-11-11
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谢谢大佬，bank电压调成1.2V也识别不了削峰正弦，现在打算换同封装的方波晶振试试
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2024-11-07
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谢谢大佬，bank电压调成1.2V也识别不了削峰正弦，现在打算换同封装的方波晶振试试
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2024-11-07
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2024-11-07
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得看FPGA接收bank的电平标准：你板子上给的FPGA该bank的VCCO电压是多少V的？FPGA固件设置的电平标准是什么？（是LVCMOS还是LVTTL或者什么其它的？）后者的高低电平定义可以在FPGA讲IO的手册里查到。输入信号符合即可。如果两边有差异，就想办法呗，该加leverl shifter加level shifter，该加端接网络加端接网络，该改FPGA固件约束文件的电平标准就改约束文件，或者干脆把源端器件换了。。。
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2024-11-06
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接的3.3V
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2024-11-06
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2024-11-06
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2024-11-06
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