打印

【专题】Y话PCB—TI 12Gbps DS125BR401A 官方DEMO板鉴赏+学习+找茬

[复制链接]
1099|4
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
yoyo0|  楼主 | 2015-9-24 10:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
本帖最后由 yoyo0 于 2015-9-28 08:56 编辑

申明: 因各方面原因,如文档有写的不对之处,还请各位大爷指点与包涵。
          有些资料信息是网络得来的,如果有资料涉及知识产权方面问题,请与我联系。

欢迎转载,请注明出处,谢谢!

DEMO板的意义在很大程度上可以说是芯片功能的实现,所以在做产品时别太迷信DEMO板,具体情况具体分析。

板子信息可到官网浏览与下载

首先明白板子的大概功能,有个大方向,才能更好关注板子的重点。

此参考设计使用可配置的均衡、去加重和输出电压来扩大高速 SAS-3 数据路径的链路距离和损耗预算。

它通过 miniSAS-HD 接口支持从 1.5 Gbps 到 12 Gbps 的 SAS 和 SATA 接口。

关注点:SAS-3 ,1.5 Gbps 到 12 Gbps

解读: 在一定的程度上信号到了12Gbps,应该算是超高速了,那在看这板子时,就要有了高速信号的相关知识了

如:差分线,阻抗控制,叠层设置,等长,3W规则,低电压,容差值。。。

有了上边的信息了解,就相当于对这板子在了定性的分析了,现在就查看板子上的规则的具体实现方式了。

电源方面:

主芯片相关信息,layout的关注点:




芯片电流不大,电压2.5Vor 3.3V,工作电压的容差值为+-0.125V,比较小,

要注意电源入口与芯片的相对距离,通道的宽度,滤波电容的多少,容量与位置

              
                      图1                                                  图2
可以看到芯片2.5V管脚都有一个100n的电容

红箭头处的3.3V没有管脚电容

板上电源输入接口与芯片相对位置如图1,2所示

3.3V接口处有一滤波电容

2.5V接口处没有滤波电容

通过查看前边的芯片参数来看,电源通道的大小是没什么问题,唯一要考虑的是,

信号与电源的相互干扰方面,后边这方面会有一定的分析。

2.5V与3.3V的通道是在pwr与signal层上,而这俩层是相邻层,为什么这样处理了,可以找下这方面的原因?

提示:从芯片的供电,板子结构角度来分析


供电通道在保证通流与压降方面的情况下,没必要铺大范围,可能是引起不必要的麻烦。

                                 图3

这板子上的2.5V是芯片的供电,如图3红色圈出来那样,而这板子上的2.5V通道(蓝色部分)铺的到处都是,我认为不可取。

铜皮可以适当裁剪下,特别是miniSAS-HD 接口处的。

供电部分就这样了。

下边分析是叠层信息,下次见


欢迎转载,请注明出处,谢谢!

相关帖子

沙发
yoyo0|  楼主 | 2015-9-28 08:42 | 只看该作者
下边看看叠层信息:
正常关注点:叠层分配,每层厚度,整板厚度

高速关注点:叠层分配,材料,每层厚度,整板厚度,阻抗

叠层分配: 6层板,三层信号层,三层电源层

在后边信号分析中会分析下边这些有关叠层的问题:

6层叠层的分配为什么要这样分配top-gnd1-pwr-signal-gnd2-bottom,是从哪些方面来考虑?

板子线比较少,可不可以用4层板来做,应该是注意哪些方面?


每层厚度: 板材参数+ 线宽—>阻抗控制

整板厚度: 57.36(理想数据)实际62mil(1.6mm)

板材信息: FR408(可在isola官网上查到FR408的参数)  
         
板材选择方面信息,可搜关键字:如何选择高速板材(上,中,下)
   
      1)低损耗、耐CAF/耐热性及机械韧(粘)性(可靠性好)

      2)稳定的Dk/Df参数(随频率及环境变化系数小)
  
      3)材料厚度及胶含量公差小(阻抗控制好)

      4)低铜箔表面粗糙度(减小损耗)

      5)尽量选择平整开窗小的玻纤布(减小skew和损耗)

      6)用一般的制程即可加工(加工性好)

      7)材料可及时获得性

      8)环保要求



叠层的设置是要综合很多方面来考虑设置的,要具体情况具体分析。

一般叠层设置考虑以下几个因素:BGA出线,电源的种类,阻抗控制
信号层与平面层参考,关键信号与电源的特殊要求,信号对板材的要求,

叠层对称性,生产工艺

下边地址是一个板厂的一些叠层与阻抗设计的模板:

百度云: 链接: http://pan.baidu.com/s/1ntDze1z 密码: ae56


叠层基本看完了,下边就是重点的信号分析

使用特权

评论回复
板凳
yoyo0|  楼主 | 2015-9-28 08:44 | 只看该作者
叠层看完了,下边就是信号分析,这是这个板子的重点部分,我将会把差分线通道的细分成一个个单独的元素来分析

(因不是做信号分析的,不能仿真做到量化分析,只能定性分析,就算以后遇到这类问题,可以做到有印象,要注意哪些方面)

通道三元素:走线,过孔,焊盘

走线:

一:阻抗

              图5

              图6

如图5 图6所示:差分线阻抗为100 Ohm 线宽线距:5-6.5-5(mil)

在这里就有一个问题了,因为在相同的铜厚,介质厚,参考层情况下,

不同的线宽线距能得到相同的阻抗值,应该怎么选择线宽线距,从哪些方面来考虑?

下列因素可以做为参考(分先后顺序):

1:BGA出线

2:PCB生产工艺情况(如设计的线宽太细了,不能生产或良率不高)

3:差分线本身因素(差模阻抗,奇模阻抗,偶模阻抗,从这些方面来考虑线的反射与串扰)

(《信号完整性分析》中有讲到这些概念与应用)

有差分,分开看就是单端阻抗了 ,如图6所示,

单段阻抗为 7.5mil 50 Ohm top bottom

                  7mil 50Ohm  inner layer

在相同的铜厚,介质厚,参考层情况下,线宽确定后,单端阻抗,具有唯一性

在这有个问题,什么情况下在上边情况都确定的情况下,单端阻抗还会有变化?

二:等长(时序控制)

等长控制可以说是,差分线中最重要的控制手段,高于阻抗控制

等长没控制好,可能会出现收包问题,也可能因共模信号原因,搞的EMI问题。(理论上的单一元素考虑问题点)

等长可以分为:

1:整条通道的等长控制

2:整条通道中的某段走线的等长控制(一定走线长度下的,允许误差值(差分线拐角时引起的不等长))

等长这东西没什么好说的,很直观。

差值一般是5 10 20mil这些数值了,如果在有时间与空间的情况下,数值可越小越好了

因为等长控制,要会引发一个新的问题,差分线的耦合的情况,如图7所示的

红箭头所示,看看TI是怎么处理差分线耦合变化的

                           图7

如图7所示的红箭头所示,在耦合发生变化时,Ti把差分线,单独的看成了一

个单端的线来对待的

走线就分析到这里了,这板子上关于走线还有一些小细节,可以借鉴的:

1:在线宽发生变化时,能够平滑过渡


2:在线与焊盘连接时,也按非紧耦合时,按单端阻抗控制



好了,走线就分析到这样了,后边是VIA的分析。

使用特权

评论回复
地板
yoyo0|  楼主 | 2015-9-28 08:46 | 只看该作者
在分析过孔前,还一个要补充说明上节分析走线时漏下的点,差分线组内等长绕线时,绕线的准则,如8所示

       图8


过孔:

过孔对于PCB来说是一个连接相同信号不同层的桥梁

下边就用桥梁来类比过孔了

当一条路上,车都是小车,流量也不大时,可以用一座普通桥梁就可以了(普通VIA)

当一条路上,车很多且川流不息,那就要保持整个通道的宽度不发生变化了(高速VIA)

当一条路上,跑的车都是大车,那就要保持整个通道的最小宽度与承载量了(电源VIA)

普通VIA与电源VIA没什么好说的,重点来分析高速信号下通道中VIA的参数影响,还是注意点。

这节很多知识都是参考网络上的信号完整性分析下的结果,不过有些经验,不要量化分析,也是可以直接用在平常的PCB设计中的。

首先看下VIA的结构,如图9所示

           图9

包含有:过孔焊盘,板通孔,隔离盘

高速过孔,我们要保证它在整个通道的与其它元素的阻抗一致性,就是从VIA的结构元素中,一个一个的优化它们,从而达到要求。

就是上边所说的过孔焊盘,板通孔,隔离盘这三个元素。

具体的优化过程,可以找些资料来看,因为我也不懂,我只是应用为主。有些资料应该可以分享:


HFSS:  有一个3D VIA生成插件(网络可以下载到,关键字:hfss 3d via Wizard)


现在来看来,TI的DEMO上是怎么处理的。

1:参考层的隔离圈,是差分对过孔共用一个椭圆型的隔离圈(anti-pad)


2:差分对过孔旁边,都一个粉色过孔。这一对粉色过孔(GND网络(广义一点,就是信号参考层的网络属性)),

是为信号换层,提供一个最近的回流路径(这一点很重要,也在大部分的高速PCB中会频繁使用)



3:在PWR,signal层,如下图所示都有一个大椭圆隔离圈,就是把差分对过孔和提供最近回流路径过孔与其它信号都做一定的隔离


4:在叠层那一节中,有提有俩个问题,关于叠层的安排问题,在这里,来说说我的理解:

A:插件J2到U1的信号有点交错,所以走线就要有俩层,通过过孔来调节线序,然后因为信号的原因,

信号走线的每一层都必需要有一个参考层来参考,所以要加俩个GND层,就4层了。

然后再加个PWR来走电源,其实这板子上的信号线都可以俩层走完,但为了保持对称性与有钱任性,再加个signal层了。


B:还有个问题,用4层可以不可以?

     是可以的,但需要注意一些点

假设叠层如:top-gnd-signal-bottom

     1:差分信号的参考层(也就是说,要在bottom层的差分对上边的参考层signal层处铺上GND铜皮,

          最重要的是还要打GND过孔,保持优秀的连接性)
     2:板子电源比较简单,完全可以在signal层,走出符合板子电源要求的通道(必需要加强电源的通道上的滤波性能)

     3:其它不太重要的走线,也可以走在signal层上

总结:最重要的是前面俩点,不能含糊。第三点可以折中处理

C:差分对为什么要走在top与bottom上,我可以不可以,走在内层,叠层是这样的:top-gnd-signal-gnd-pwr-bottom,

差分信号走在top 与signal上?

可是可以,这样的走线,会引发一个新的问题via-stub(如图9所示的过孔残桩),

要解决这一问题,要加一个生产工序(背钻,把过孔残桩给钻掉)


关于这方面的资料,搜索关键字:viastub, back drill


5:过孔在通道等长处理时,也是一个不能忽略的元素,allegro中有加入VIA数据来计算通道长度的选项。

这个选项正确应用的前提是,你在软件中的叠层设置要符合板子的实际情况,不然的就,就算计算出来,也是错的。


过孔就到这里了,下节是焊盘的一些分析

使用特权

评论回复
5
yoyo0|  楼主 | 2015-9-28 08:54 | 只看该作者
焊盘:
焊盘的首要作用是保证,元件可以完整正确的焊接到PCB上,然后才考虑焊盘在高速通道中对信号的影响。
焊盘可以分俩类来看:贴片焊盘可以看作导线
                                插件焊盘可以看作过孔
这样来看,上边俩节走线与过孔的也可以看作焊盘的分析,一些应用手段也可以用在焊盘上。

插件焊盘:
插件焊盘的结构与参数分析可以参考过孔分析那一节。其实到了应用这种超高速场合的插件,
插件公司已经全面考虑了插件各因素对信号的影响,所以如果能够拿到插件公司的封装,
尽量用他们的封装。
关注下插件的信号分配:

              图10
从图10所示的,每对差分线焊盘旁边,都有GND信号(粉红色焊盘)焊盘来提供最近回流路径,
和在过孔分析那节看到的在差分过孔放GND过孔是一样的作法
                 图11
从图11所示,在差分信号参考层也有椭圆隔离圈
                    图12
找找不同点吧,如图12所示,看PWR层,插件焊盘与PWR层的 VDD电源信号铜皮的间距,
有点小,在过孔分析那节,有看到,过孔与旁边的GND过孔都有提供椭圆隔离圈,
在插件焊盘处,没那样处理,有点看不懂,按规则,也应该也差分过孔处一样处理。
当然有一个说法也可能是正确的,因为过孔与插件焊盘的参数是不一样的,
为了保持阻抗的一致性,只有从其它方面来优化插件焊盘的参数来达到目的的。
这个问题,请保持有自己的判断看法。

下边是贴片焊盘的分析

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

个人签名:PCB外包设计 QQ:2427141098 群: 342757145

4

主题

57

帖子

0

粉丝