FPGA中写了个锁存器，延时值如何判断

只看该作者 · 2008-4-6 21:53

用verilog写了个带锁存功能的译码器，源程序如下：
module decoder(
  yhuo,
  cs0,
  addr) ;
  output        yhuo;
  input         cs0;
  input  [6:0]  addr;

  reg           yhuo;

  always @(*)  begin
    case({cs0,addr})
      8'h65:  begin
        yhuo = 1'b1;
      end
      8'h66:  begin
        yhuo = 1'b0;
      end
    endcase
  end

endmodule
功能仿真能过，时序仿真功能也对，但有一点不太满意，每次CS0信号变化后10ns左右输出值才能变化，如：CS0为低，addr为7'h66，对应的译码值1'b0要延时10ns才能出来，可我想延时最好能短点。查了查quartus里加时序约束的选项，改了几次，没有达到要求。有没有比较清楚的同志可以给点意见？到底怎样加约束才能限制锁存器的延时时间。