麻烦大家解释下这段VHDL代码，谢谢

只看该作者 · 2007-5-23 22:50

8位16进制频率设计
原理：测定信号频率必须为一个脉宽为1秒得输入信号，1秒后，计数值锁入锁存器得锁存信号并为下一测频技术周期做准备得计数器清零信号。

下面是测评器的代码，有几个地方没看明白，麻烦大家解释下。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ftctrl is
port ( clkk: in std_logic;
       cnt_en:out std_logic;
       rst_cnt:out std_logic;
       load: out std_logic);
end ftctrl;
architecture behav of ftctrl is
signal Div2ckl: std_logic;
begin
process(clkk)
begin
if clkk'event and clkk='1' then
  Div2clk<= not Div2clk;
end if;
end process;
process (clkk, Div2clk)
begin
if clkk='0' and Div2clk='0' then rst _cnt<='1';
else rst_cnt<='0'; end if;
end process;
load <=not Div2clk; cnt_en<=Div2clk;
end behav;

不明白Div2clk<= not Div2clk 和 load <=not Div2clk这两行为什么要取反？谢谢大家！