简单的单片机与FPGA并行通信VHDL程序

发表于 2007-8-2 23:55

今天郁闷了一天,麻烦大侠们帮我看一下. 想写一条程序实现单片机并行发数据3个8位的数据给FPGA,共24位,FPGA提取前20位.一个时钟口和一个FPGA数据输出使能.时钟由单片机控制,每个时钟周期输入8位数据.程序如下,可就是实现不了.能帮个忙说下哪里没弄好吗? LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; Use ieee.std_logic_unsigned.all; Entity Buf is     port(datain:in std_logic_vector(7 downto 0);--数据进         clk        :in std_logic;--时钟         en         :in std_logic;--输出使能         dataout:inout std_logic_vector(19 downto 0)--数据出         ); end Buf; architecture rtl of Buf is signal databuf:std_logic_vector(23 downto 0); signal count:std_logic_vector(1 downto 0); begin     process(clk)     begin         if(clk 'event and clk='1')then             if(count="10")then                 count&lt="00";             else count&lt=count+1;             end if;                                 end if;     end process;     process(count)     begin                 CASE count IS                 WHEN "00" =&gt                     databuf(23 downto 16)&lt=datain;                 WHEN "01" =&gt                     databuf(15 downto 8)&lt=datain;                 WHEN "10"=&gt                     databuf(7 downto 0)&lt=datain;                 WHEN others =&gt                     databuf&lt=databuf;             END CASE;             end process;     process(clk)     begin         if(en='1')then             dataout&lt=databuf(19 downto 0);         else dataout&lt=dataout;         end if;     end process; end rtl;

发表于 2007-8-3 10:35

“ signal databuf:std_logic_vector(23 downto 0); ” 别用信号了，用变量吧！

发表于 2007-8-3 10:47

process(clk,clr) variable i : integer range 0 to 7; begin     if clr='0' then              i := 0;     elsif clk'event and clk='0' then                     if i&lt6 then             SReg(i) &lt= data;              i := i+1;               else               i :=0 ;               end if;     end if; end process;

发表于 2007-8-4 12:12

发表于 2007-8-4 12:53

WHEN "00" =&gt            databuf(23 downto 16)&lt=datain; count　不等于 "00"时，databuf(23 downto 16)等于多少呢？ 用并发的when语句吧， 　　　　databuf(23 downto 16)&lt=datain　WHEN count="00" ELSE                                databuf(23 downto 16); 　　　　databuf(15 downto 8)&lt=datain　WHEN count="01" ELSE                                databuf(15 downto 8); 　　　　databuf(7 downto 0)&lt=datain　WHEN count="10" ELSE                                databuf(7 downto 0); 现在不能实现你的功能，也不一定是VHDL的问题，可能单片机的软件也有问题。反正我觉得这个逻辑做的不够好，导致单片机程序实现起来要考虑很多问题。 现在这么设计的话，datain只能用IO的方式和单片机接口，datain和clk要配合好，必须保证单片机输出一个datain后，再输出一个CLK，必须在三个CLK后使能en信号，偶觉得最好是边沿触发。 还不如用FPGA三个字节的SRAM，单片机和FPGA用总线接口，单片机软件实现也方便，定义三个变量就搞定了，输出三个变量之后，再置位单片机一个IO引脚，通知FPGA的dataout输出三个SRAM里面的数据，这样逻辑也简单。

发表于 2007-8-8 17:09

你程序中为什么没有用到EN和DATAOUT啊？那么你定义它 ，有意义?

发表于 2007-8-11 13:31

process(clk)     begin         if(clk 'event and clk='1')then             if(count="10")then                 count&lt="00";             else count&lt=count+1;             end if;                                 end if;     end process; 程序中缺少复位，所以当count&gt‘10’时状态不定，可能会出错

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