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如何处理编译错误信息?

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qzx0580|  楼主 | 2007-1-25 09:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
请教,我用VerilogHDL写了个小的程序,没有几行,但是错误不少.现将程序与错误信息贴出来请高人指点.谢先!
/******************************************************************************
                              VerilogHDL语言部分
******************************************************************************/
module Bus_Expand(TRIG,SELECT,SAMPIN,SAMPOUT,DATA);
input TRIG;                          //Signal that comes as trig from DSP
input SELECT;                       //Select the data direction,1=SAMPIN 0=SAMPOUT 
input [15:0] SAMPIN;                 //Declaration of the Sample in signal,16 Channel
output [15:0] SAMPOUT;              //Declaration of the Sample out signal,16 Channel
inout [15:0] DATA;                   //Channels for data exchange between DSP&CPLD
reg [15:0] DATA;
reg [15:0] SAMPOUT;
reg [15:0] TEMP;
always @(TRIG or SELECT)
  case({TRIG, SELECT})
     10:begin TEMP <=SAMPIN;DATA <=TEMP;end 
     11:begin TEMP <=DATA;SAMPOUT <=TEMP;end
     default:begin DATA <=16'bz;SAMPOUT <=16'bz;TEMP <=16'bz;end
  endcase
endmodule

/******************************************************************************
                                  管脚分配部分
******************************************************************************/在 Assignment Editor中,我按照硬件电路图将相应输入输出管脚分配给了DATA,SAMPIN,SAMPOUT,TRIG,SELECT等管脚,但是我不知道怎么将全局时钟,还有JTAG管脚分配给CPLD,因为在module中不需用到这些管脚,在编译时出现如下的错误信息:

/******************************************************************************
编译错误信息
******************************************************************************/
Warning (10199): Verilog HDL Case Statement warning at Bus_Expand.v(13): case item expression is ignored because it never applies

Warning (10199): Verilog HDL Case Statement warning at Bus_Expand.v(14): case item expression is ignored because it never applies

Warning: Design contains 18 input pin(s) that do not drive logic
    Warning: No output dependent on input pin "TRIG"
    Warning: No output dependent on input pin "SELECT"
    Warning: No output dependent on input pin "SAMPIN[0]"
    Warning: No output dependent on input pin "SAMPIN[1]"
    Warning: No output dependent on input pin "SAMPIN[2]"
    Warning: No output dependent on input pin "SAMPIN[3]"
    Warning: No output dependent on input pin "SAMPIN[4]"
    Warning: No output dependent on input pin "SAMPIN[5]"
    Warning: No output dependent on input pin "SAMPIN[6]"
    Warning: No output dependent on input pin "SAMPIN[7]"
    Warning: No output dependent on input pin "SAMPIN[8]"
    Warning: No output dependent on input pin "SAMPIN[9]"
    Warning: No output dependent on input pin "SAMPIN[10]"
    Warning: No output dependent on input pin "SAMPIN[11]"
    Warning: No output dependent on input pin "SAMPIN[12]"
    Warning: No output dependent on input pin "SAMPIN[13]"
    Warning: No output dependent on input pin "SAMPIN[14]"
    Warning: No output dependent on input pin "SAMPIN[15]"

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沙发
qzx0580|  楼主 | 2007-1-25 14:16 | 只看该作者

请帮忙

请帮忙,谢谢.

使用特权

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板凳
qzx0580|  楼主 | 2007-1-25 15:41 | 只看该作者

没有回应?

没有回应?!

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地板
n3207| | 2007-1-25 20:51 | 只看该作者

试着想想你的代码实现的电路是什么?

好好想想你的代码实现的电路是什么。

第二条告警是说那些信号没有驱动任何信号。

第一条是说
CAUSE: In a Case Statement at the specified location in a Verilog Design File (.v), you specified a case item expression that has more significant bits than the number of bits in the case expression that it is being compared against. As a result, the case item expression can never apply, and is ignored by the Quartus II software. 
ACTION: No action is required. To avoid receiving this message in the future, remove bits from the case item expression until the bit length matches that of the case expression. 

最后要说,要好好看看阻塞与非阻塞的区别。

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qzx0580|  楼主 | 2007-1-26 14:09 | 只看该作者

电路功能

这个电路要实现的功能就是总线扩展,基本上不涉及到时序,只是逻辑上的组合.
这些错误提示我向专人请教过,发现是always以下的语句都不执行.问题可能出在条件不满足,我思考了一下,觉得可能是always @()这样的语句应该用在时序逻辑电路中,而不适合组合逻辑,现在改成了always @ (posedge CLK)再编译就只出现一个CLK没有配置的警告了,我想大概是我不会配置CLK管脚造成的.楼上的朋友能指点一下如何配置时钟管脚以及暂时闲置的管脚吗?

非常感谢.

我反复看过阻塞赋值与非阻塞赋值语句,觉得两都就是在时序上有所不同,一个类似于串行赋值,另一个类似于并行赋值.不知道这样的理解有没有错?

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qzx0580|  楼主 | 2007-1-26 15:56 | 只看该作者

说错了.

关于always 的说法是错误的,因为在教程上看到了类似的语句,我想不是always @(TRIG or SELECT)这个句子的错,敬请有经验的朋友指点.

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7
n3207| | 2007-2-1 20:33 | 只看该作者

你可以使用综合工具或者quartusii编译一下

编译后就看看电路是不是你想要的电路就清楚了。

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