如何把一个50%占空比的时钟变成一个低长点，高短点呢

只看该作者 · 2009-8-20 20:13

大家热情哦！其实我也不是在做什么不得了的设计。
就是在网上看到很多人都开始整示波器，而且都选了一个IDT720x的FIFO，我看了一个原理图，发现把50%的CLK直接给FIFO的W＊脚，而这个FIFO的SPEC是低电平＞＝12ns，高电平＞＝8ns，
这回大家了解我的问题了吧，这样说问题会不会容易多了。

1万 · 2009-8-20 20:41

从原理上是可行的但是2ns的精度得找到合适的器件，如果是高速的CPLD/FPGA就可能容易些
延长低电平时间就用与门(AND)，一端输入CLK，另一端CLK经过一些延迟单元送人，在CLK变低时与门输入变低，在CLK变高时，由于延迟单元信号保持一段时间的低电平，与门输出的高电平时间会延迟
如果延长高电平时间就用或门(OR)，原理上是一样的