本帖最后由 sleepybear 于 2010-3-16 10:51 编辑
我看Simulink hdl coder象是硬件领域的"C语言",而verilog和vhdl就是硬件领域的"汇编语言".比喻不一定恰当,而掌握了C语言,非要精通汇编吗?仁者见仁.
wjj145 发表于 2010-3-15 13:11 ![]()
至少目前的工具，自动生成的HDL代码，其效率和资源使用方面，跟自己用HDL语言写的模块，还是有很大差距的。我没用过Altera的DSP Builder，但是用过Xilinx的AccelDSP，用matlab生成的HDL代码，其资源使用方面不太理想。而工具生成的模块接口一般都是标准化的，个人还需要做大量的接口工作（数据流控制、控制时序调整等等。简单的算法无所谓，稍大的算法你就要吃苦头了），也轻松不到哪里去。
当然，如果只是个人学习，或者跑跑流程，那是可以的。但是如果用在产品开发中，不能说一定就不行，但是目前的工具水平还是尚需努力的（能用小容量的，老板是不会让你用大容量的）。你的这种类比，从层次上来说，本身没有错。但是差距在于工具水平。就目前FPGA的工具水平来说，要开发产品，可以不会“C语言”，但是必须要会“汇编”。将来如何，不好说╮(╯▽╰)╭
何况你的是“我看”，“像是”…… |
