打印
[FPGA]

并串转换程序有问题

[复制链接]
667|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
编程好烦|  楼主 | 2016-6-16 17:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
小弟自己编写的并串转换程序,可是输出总是0,各位大神帮忙看看这个程序是哪里有问题
always@(posedge clk or negedge rst)
begin
    if(!rst)
       begin
          load<=1;
         done<=0;
         data_buf<=0;
         sdata<=0;
     end
        else
        begin
  if(load)
    begin
      data_buf<=data_in;
      sdata<=data_buf[15];
      if(done)
      begin
        load<=0;
      end
      else
      begin
        if(count==14)
          begin
            count<=0;
            done<=1;
         end
      else
      begin
         count<=count+1;
         data_buf<=data_buf<<1;
      end
   end
                end
    else
       begin
         data_buf<=0;
       end
  end
end

assign sout=sdata;


相关帖子

沙发
玄德| | 2016-6-16 22:34 | 只看该作者

count 至少要在复位阶段清零。

其他不猜了,流程、宽度什么说明都没有,费劲。
学学modelsim仿真吧,很有用。


使用特权

评论回复
板凳
编程好烦|  楼主 | 2016-6-20 14:34 | 只看该作者
玄德 发表于 2016-6-16 22:34
count 至少要在复位阶段清零。

其他不猜了,流程、宽度什么说明都没有,费劲。

就是用modelsim仿真的,16位的并串转换

使用特权

评论回复
地板
waiter| | 2016-6-25 16:49 | 只看该作者
LZ真是懒!

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

4

主题

9

帖子

0

粉丝