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[FPGA] 【锆石科技】关于 Verilog HDL 语言的一些关键问题解惑

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霸天虎 发表于 2017-9-7 11:44 | 显示全部楼层
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yangxijun1992 发表于 2017-9-7 18:00 | 显示全部楼层
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史上第一胖 发表于 2017-9-7 21:57 来自手机 | 显示全部楼层
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fanbinqi 发表于 2017-9-9 09:00 | 显示全部楼层
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霸天虎 发表于 2017-9-9 14:43 | 显示全部楼层
always @ (posedge CLK or negedge RST_N)
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霸天虎 发表于 2017-9-10 14:30 | 显示全部楼层
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tuyanjun 发表于 2017-9-10 22:51 | 显示全部楼层
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qoomd 发表于 2017-9-11 11:47 | 显示全部楼层
have a look!
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jamesjie 发表于 2017-9-11 12:57 | 显示全部楼层
谢谢分享
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霸天虎 发表于 2017-9-12 13:51 | 显示全部楼层
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霸天虎 发表于 2017-9-13 11:54 | 显示全部楼层
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relaxxxx 发表于 2017-9-14 16:49 | 显示全部楼层
多谢楼主分享
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liangzhuang21 发表于 2017-9-16 11:49 | 显示全部楼层
非常感谢
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霸天虎 发表于 2017-9-16 16:13 | 显示全部楼层
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fuchun 发表于 2017-9-16 23:12 | 显示全部楼层
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foxglove 发表于 2017-9-17 07:01 来自手机 | 显示全部楼层
感谢提供资料
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13207102205 发表于 2017-9-17 11:34 | 显示全部楼层
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霸天虎 发表于 2017-9-18 20:44 | 显示全部楼层
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霸天虎 发表于 2017-9-19 13:11 | 显示全部楼层
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AXIK 发表于 2017-9-19 19:00 | 显示全部楼层
支持
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