代码编写时产生的锁存器行为，为什么被称为设计错误

只看该作者 · 2010-8-2 21:43

今天看书看到锁存器这一块，其中有一段话是这样的：
在编写Verilog模型是，确实需要认真考虑：如何才能防止由于稍微不注意而出现的锁存器行为，因为这是一种常见的设计错误。
为什么把锁存器行为叫做设计错误，会造成什么影响？

只看该作者 · 2010-8-3 22:00

书中举了一个具体的例子：
always@*
   if(~sel)begin
      z1=a1;
      z2=b1;
   end
   else begin
      z1=a2；
   z3=b2；
end
请问这样的锁存行为会有什么问题?

只看该作者 · 2010-8-4 11:37

锁存不见得都是错误。Z1应该是一个多路选择器，z2和z3是锁存器，以往的单片机里面，都是ale信号为高电平时锁存地址

只看该作者 · 2010-8-5 13:52

书上说的是要避免由于条件没有列全导致综合器自动推导出锁存器的情况，这个并不是设计者本来就想要的结果；
比如if语句里面，没有将一个变量所有可能的条件；上面的z2，只有在~sel的时候才给赋值，其它情况呢？
reg类型的变量会自动保持其值，所以综合器会推导出来一个锁存器； z3也是同样的情况；

单纯从代码来看，其实z2, z3对于设计者没有任何用处,所以推导出来的锁存器也是没有任何实际意义。

只看该作者 · 2010-8-5 21:26

谢谢LS的解答，能从综合，芯片资源角度讲解，让我明白了为什么要避免出现无意义的锁存器

代码编写时产生的锁存器行为，为什么被称为设计错误

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