DDR2布线经验总结，欢迎指正

发表于 2011-3-14 17:51

（地址/命令组信号长度控制不是特别严格，INTEL凌动N450要求控制在时钟信号负500mil到正1000mil以内。也就是说最长和最短的信号可以相差1500mil，但是布线的时候还是尽量把信号长度差缩小比较好。布线的时候这组信号长度完全相等也没有问题，但是这样占用的PCB空间也大，花费的时间也多。如果地址/命令信号长度超出时钟信号几千mil，那就需要在BIOS固件中好好调节了。控制在CPU要求的范围内，需要做板载内存的时候只需要配置好内存SPD就可以了。）
地址线与时钟线是中央对齐的，时钟线的上升沿与地址线的中间对齐如果地址线不像数据线一样对于时钟有延时的话看数据手册没有，也就是说如果参考的是同一时钟而不是下一个时钟的话是不是地址线要比时钟线短很多啊因为要满足建立时间

发表于 2011-3-17 11:17

学习了，好东西！
谢谢分享！

发表于 2011-4-12 10:51

过来学习.

发表于 2011-4-14 11:10

学习一下，感谢分享^^

发表于 2011-4-19 21:13

1.拓扑结构有点问题，一般VTT上拉和远端串阻不会同时使用，因为这样会拉低电平
2.如果VTT和串阻都用，VTT应该加在串阻右端T点，靠近DDR端
3.DDR2的数据DQ和数据屏蔽信号DM一般不加串阻，因为有ODT的存在，干嘛不用呢？DDR2是一定有ODT的，DDR Control可能不带ODT，这时候，可能需要加串阻，位置加在DDR2端
4.既然说到等长，就得谈同组同层，通常的等长的概念是基于二维的，更多关注三维Z轴过孔引起的误差

发表于 2011-4-19 22:28

学习了,高

发表于 2011-4-20 16:31

学习一下，做个记号

发表于 2011-4-22 22:16

mark...

发表于 2011-4-26 17:06

mark

发表于 2011-5-6 17:30

好东西啊MARK

发表于 2011-5-9 20:16

发表于 2011-5-11 09:54

精辟

发表于 2011-5-13 15:34

谁来个ddr3的

发表于 2011-5-14 10:41

好贴留名

发表于 2011-7-28 21:52

MARK

发表于 2011-7-29 19:20

谢谢了

发表于 2011-8-23 09:18

线间距与线到参考平面的距离有关。

21楼：时钟线应该是最长的。

发表于 2011-8-23 15:19

路过

发表于 2011-8-23 17:08

楼主很强大

发表于 2011-8-23 17:09

学习了一直在画低频的板子长见识了

[画板] DDR2布线经验总结，欢迎指正

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