CY7C1510KV18、CY7C1525KV18、CY7C1512KV18、CY7C1514KV18
最近更新：2011 年 05 月 03 日
| 版本：*M
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72 Mb QDR® II SRAM 2 字突发架构
特性
- 分立的独立读和写数据端口
- 350 MHz 时钟实现高带宽
- 所有访问均为 2 字突发
- 读和写端口均为双倍数据速率 (DDR) 接口（数据传输速率 700 MHz），工作频率 350 MHz
- 两个输入时钟（K 和 K）用于精确 DDR 定时
- 两个输入时钟用于输出数据（C 和 C），以将时钟偏移和飞行时间的不匹配降至最低
- 回波时钟（CQ 和 CQ）简化高速系统中的数据采集
- 单个复用地址输入总线，能够为读端口和写端口锁存地址输入
- 单独的端口选择，能够实现深度扩展 (Depth Expansion)
- 同步内部自定时写入
- 当 DOFF 置为高电平时，四倍数据速率 (QDR®) II 会有 2.5 个周期的读延迟
- 当 DOFF 置为低电平时，其工作方式与 QDR I 器件类似，会有 1 个周期的读延迟
- 可提供 ×8、×9 和 ×36 配置
- 完整的数据连贯性，能够提供最新数据
- 内核 VDD = 1.8 V± 0.1 V；I/O VDDQ = 1.4 V 至 VDD [1]
- 高速收发器逻辑 (HSTL) 输入和驱动能力可调的 HSTL 输出缓冲器
- 可提供 165 脚小间距 BGA (FBGA) 封装 (13 × 15 × 1.4 mm)
- 有含铅和不含铅封装可供选择
- JTAG 1,149.1 兼容测试端口
- 锁相环 (PLL)，能够实现精确的数据放置
功能描述
CY7C1510KV18、CY7C1525KV18、CY7C1512KV18 和 CY7C1514KV18 为采用 QDR II 架构的 1.8V 同步流水线 SRAM。QDR II 架构包含两个分立的端口：即用于访问内存阵列的读端口和写端口。读端口有专用的数据输出来支持读操作，写端口则有专用的数据输入来支持写操作。
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