Xilinx与Altera FPGA比较系列之二 DSP速度

只看该作者 · 2011-7-23 21:45

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大家知道，高端的FPGA中都有为数不少的DSP块，里边主要包括一些18X18的乘法器，以及加法器等单元，相邻的DSP往往可以通过专用的连线互连，从而实现滤波器的级联设计，提高滤波器的运行速度。Xilinx和Altera的DSP块有所差别，Xilinx的DSP模块可以做18X18乘法，18X18乘累加运算，18X18乘加运算等，其中累加器可以到48位宽，厂家标称的最高速度位500MHz。Altera的DSP块可以分解成为8X8, 16X16, 32X32块，可以完成乘法，乘累加，乘加等运算，厂家标称的最高速度为450MHz。

下面的表格给出了一些综合结果。

表1
转置形式的FIR滤波器综合结果

FPGA Platform	FPGA Type	Speed (MHz)	Speed (MHz)	FPGA Type	FPGA Platform
Stratix II	EP2S90F1020C3	313	165	xc4vsx35-ff668-12	Virtex 4
	EP2S90F1020C4	282	154	xc4vsx35-ff668-11
	EP2S90F1020C5	240	124	xc4vsx35-ff668-10

表2
直接形式的FIR滤波器综合结果

FPGA Platform	FPGA Type	Speed (MHz)	Speed (MHz)	FPGA Type	FPGA Platform
Stratix II	EP2S90F1020C3	195	109	xc4vsx35-ff668-12	Virtex 4
	EP2S90F1020C4	169	101	xc4vsx35-ff668-11
	EP2S90F1020C5	141	88	xc4vsx35-ff668-10

一些简单的分析：

1．
Xilinx之所以速度比Altera慢一个原因可能是ISE综合时可能需要加一些约束才可以达到最佳状态，就这件事情我曾经咨询过Xilinx的应用工程师，她给了我一个使用Synplify综合的结果，速度明显比我使用ISE的好不少。

2．
有关Xilinx的DSP Block，我还试了不少其他的模块，包括简单的乘法器等，但是都不能达到器标称的500MHz，另外，ISE不能支持随意的写法，对代码的风格有一定的要求，比如，需要写成同步reset，这样才能被综合到DSP Block当中。

随着FPGA在信号处理领域应用越来越广泛, 其内部的DSP资源越来越受到了开发者的重视. 本文对Xilinx和Altera FPGA的固定乘法器(DSP)做一个比较深入的分析, 以对今后的设计提供参考.

首先, Xilinx和Altera的FPGA DSP功能基本相同, 两者基本上可以实现相近的功能. 比较小的差别是，Xilinx的DSP模块可以在模块内做乘累加运算, 而Altera的必须借助逻辑资源实现. 另外, 两者的速度有所区别, Xilinx V4标称最高速度为500MHz, 而Altera S2标称最高速率为450MHz.
在实际使用过程当中, 厂商的参数固然重要, 然而用户的使用对性能的影响也是非常大的. 我在Altera的S2C3上用综合工具自动识别 *, 以及调用 IP core, 发现两者的结果一致, 对于16X16的乘法器速度是367.65MHz, 对于8X8乘法器的速度是375.94MHz. Altera的IP core对流水线的支持相对较少, 只有2级. Xilinx综合工具似乎并没有那么智能, 只能把 * 识别出来, 用IP core的0级流水线替代, 而不能将乘法后跟随的一级流水线自己吸收到IP core中. 不过Xilinx的乘法器提供了18级流水线选择, 因而采用IP core例化实现的乘法器速度大大的提升. 我做的一个结果(V4-12), 采用综合工具infer出乘法器的速度是189MHz, 而采用IP core例化的方法实现的为260MHz和611MHz, 分别对应一级流水线和两级流水线结构.

从以上实验结果以及笔者的使用经验来看, 似乎Altera的软件的智能程度稍高一些, 然而Xilinx的硬件功能更强. 在本例子当中, 通过例化IP core, 可以大大提高乘法器的速度. 如果采用Xilinx的FPGA, 在项目前期时可以采用综合工具infer, 留两级流水线待将来例化IP core使用, 这样一方面可以达到原型平台的快速开发, 用可以保证以后性能的改进和提高. 而采用altera的FPGA, 似乎软件已经解决了以上问题, 利用IP core例化的效果并不明显.