FPGA是spartan6
简单的累加，用modesim后仿真，为什么在109220ps的时候会出现一小段cnt=3的情况，理论上应该从1变到2才对；代码如下 时钟400M
reg [3:0]cnt;
always@(posedge clk_100m or negedge rst_n)
begin
if(!rst_n)begin
cnt <= 4'd0;
data_out <= 4'd0;
end
else begin
if(cnt < 4'd10)
cnt <= cnt + 1'b1;
else
cnt <= cnt;
end
end |
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