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[FPGA]

关于FPGA 在400M下的时序问题

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liyongyong|  楼主 | 2018-9-13 14:06 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, 时序, ge, ST, edge
FPGA是spartan6
简单的累加，用modesim后仿真，为什么在109220ps的时候会出现一小段cnt=3的情况，理论上应该从1变到2才对；代码如下 时钟400M
reg [3:0]cnt;
always@(posedge clk_100m or negedge rst_n)
begin
   if(!rst_n)begin
      cnt <= 4'd0;
    data_out <= 4'd0;
end
else begin
   if(cnt < 4'd10)
     cnt <= cnt + 1'b1;
   else
        cnt <= cnt;
    end
end

时序.png (34.36 KB )

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沙发
ococ| | 2018-9-20 19:34 | 只看该作者
1到2，需要2个bit都变，0bit由1变为0，1bit由0变为1，两个bit并不是同时变化的，会有时间上的差异，0bit变化稍微晚一点，就是你仿真出现的这种情况。

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