对各种结构的特性、优缺点讲得很好
一种高速CMOS全差分运算放大器| 一种高速CMOS全差分运算放大器 | | 朱小珍，朱樟明，柴常春 | | （西安电子科技大学微电子研究所, 西安 710071） |
1引言
运算放大器（简称运放）是模拟电路的一个最通用的单元。所谓全差分运放是指输入和输出都是差分信号的运放，它同普通的单端输出运放相比有以下几个优点：更低的噪声；较大的输出电压摆幅；共模噪声得到较好抑制；较好地抑制谐波失真的偶数阶项等。所以高性能的运放多采用全差分形式。近年来，全差分运放更高的单位增益带宽频率及更大的输出摆幅使得它在高速和低压电路的应用有更多的吸引力。随着日益增加的数据转换率，许多应用需要高速的模数转换器（ADCs），而高速ADCs需要高增益和高单位增益带宽运放来满足其系统精度和快速建立的需要。速度和精度是模拟电路两个最重要的性能指标，然而，对电路这两方面的优化会导致相互矛盾的结果[1]。所以同时满足这两方面的要求是困难的。折叠共源共栅技术可以较成功地解决这一难题，这种结构的运放具有较高的开环增益及很高的单位增益带宽。全差分运放的缺点是它外部反馈环的共模环路增益很小，输出共模电平不能精确确定，因此，一个额外的共模反馈环常常是必要的，包含共模反馈环的电路称为共模反馈电路(CMFB)[2,3]。
2电路结构的选取
设计一个全差分运算放大器首先要根据其用途选取一种合适的电路结构。对于高速的运算放大器，希望其在低的电源电压下有尽可能高的单位增益频率，还要考虑开环增益、建立时间、输入共模范围、输出摆幅、共模抑制比、电源抑制比、功耗等方面性能的限制。
图1是目前常见的几种全差分运算放大器[4~6]。图1(a)为一种简单的两级全差分运放，其差分输出摆幅为2Vsup－4Vds,sat，其中Vsup是电源电压，Vds,sat是晶体管工作在饱和区的最小Vds。显然它的输出摆幅在各种全差分运放结构中最大。该结构的缺点是频率特性差（带宽小、速度受限）、功耗大、电源抑制比和共模抑制比差。
图1(b)为套筒式共源共栅全差分运放，它的优点是：频率特性好，因为它的次极点值为gm3/CL1，CL1为M3或M4源极节点寄生电容，其值远小于图1(a)的CL，故图1(b)的次主极点要远大于图1(a)的次主极点，从而带宽更宽、速度更快；在所有结构中功耗最低，因为这种结构只有两条电流支路。缺点：共模输入范围及输出摆幅太小，不适于低压工作。
图1（c）是折叠式共源共栅全差分运放。它的优点主要有：频率特性和套筒-级联结构相近，因为其次极点值为gm9/CL1，CL1为M10或M11漏极节点的寄生电容，和图1（b）的相近；共模输入范围及输出摆幅均远大于套筒-级联结构的对应值。其中输出摆幅为2Vsup－8Vds,sat－4Vmargin，共模输入范围VT+Vds,sat<Vincom<Vsup。缺点：有4条电流支路，功耗大于套筒-级联结构。
从应用角度考虑，所设计的运放要求有尽可能高的速度。以上分析表明，折叠式共源共栅运放与套筒式共源共栅运放结构均具较高的速度，但是折叠式共源共栅运放与套筒式共源共栅运放结构相比，输出摆幅较大些。这个优点是以较大的功耗、较低的电压增益、较低的极点频率以及较高的噪声为代价得到的。尽管如此,折叠式共源共栅运放比套筒式共源共运放结构得到更加广泛的应用。因为其输出和输入可以短接，而且输入共模电平更容易选取,所以折叠式共源共栅运放结构更符合我们的设计要求。
3折叠式共源共栅运放
折叠式共源共栅运放结构如图2(a)所示，M1，M2是输入驱动管（采用p管输入主要是运放可以有一个较好的频率特性，因为折叠共源共栅运放的非主极点在输入管的漏端，p管输入要比n管输入的寄生电容小，频率特性较好。此外由于p管产生的噪声要小于NMOS管产生的噪声，所以这种结构的噪声性能也要好于n管输入的结构），M6，M7形成折叠共源共栅晶体管。通过控制M4，M5的偏置电压来取得共模反馈。共模反馈电路包括M12～M19，两个差分对（M14，M15和M16，M17）把其差分电流转化成一个电流镜负载M18，M19，并从M18输出。为了使输出信号摆幅最大，共模参考电压值通常为电压源的一半[6,7]。
为了使放大器稳定地偏置在所期望的条件下，需要对偏置电路进行优化设计。图2(b)为满足该运放的偏置电路。
3.1运放的大信号分析
选取适当的偏置电压，则输出摆幅的低端为VOD5+VOD7，高端为VDD－(|VOD9|+|VOD10|)。因此，运放边的两峰值之间的摆幅等于VDD－(VOD5+VOD7+|VOD9|+|VOD10|)。M4，M5流过大的电流，如果它们对M6，M7源端的电容贡献要减至最小，则要求有较高的过驱动电压。
3.2运放的小信号分析
运放的小信号电压增益为：|Av|=GmRout，其中输出电阻
Rout≈[(gm9+gmb9)ro9ro10]||[(gm7+gmb7)ro7(ro1||ro5)]
Gm≈gm1｛[(gm9+gmb9)ro9ro10]||[(gm7+gmb7)ro3(ro1||ro5)]｝
假设CL1，CL2，CL3分别为M7，M10，M5漏极节点处的总电容，则主极点的频率为
式中CL3主要取决于Cgs7。既然有一个零点大约等于－gm9/CL2，那么P3的作用被抵消。
单位增益频率：gm1＝ω0CL
摆率：ISS=2SR?CL(ISS=IS3)
相位裕度：gm7＝ω0CL1tan(PM)
功耗：PDISS=(2Icasc+ISS)VDD
这些理论关系式提供了一种直接手段来估算CMOS运放的参数，而设计的最终目标是根据性能需要直接取得运放的宽长比，通过以下关系式可求得W/L：
4仿真结果
基于图2所示的折叠式共源共栅全差分运算放大器电路，采用TSMC0.25μmCMOS工艺，用Spectre模拟器对折叠式共源共栅运放进行仿真，在电源电压为2.5V的情况下，对运放作AC分析、大信号阶跃响应瞬态分析以及转移特性分析，得到特性曲线如图3～5所示。频率特性曲线显示，在驱动大小为0.5pF的负载时，运放可以达到71.9dB的增益以及495MHz的单位增益带宽。表2是对一些重要的性能参数的仿真结果。
5结论
本文采用折叠共源共栅技术以及连续时间的共模反馈结构设计了一种高速的全差分CMOS运算放大器。仿真结果显示，在2.5V的单电源电压下可以得到71.9dB的直流开环增益和495MHz的单位增益带宽以及24ns的建立时间，达到了高速运放的应用要求，可应用于高速A/D转换器等领域。
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