一个无聊的问题，估计没什么人有兴趣~~

只看该作者 · 2008-8-28 18:37

如下图，4位和5位加法器是超前进位加法器，实现求a+b+c+d之和，而且a，b，c的值很少变化，d的值经常变化，如果是用图中的两种解法，哪种更省电，哪种速度更快
https://bbs.21ic.com/upfiles/img/200710/20071013185319165.jpg

只看该作者 · 2008-8-28 18:39

如果a，b，c，d同时输入，就是sum2的接法速度更快一些，如果某一时刻，a，b，c不变而d经常变化，就是sum1的接法快，功耗都是sum1的大一些

只看该作者 · 2008-8-29 06:36

只看该作者 · 2008-8-29 06:44

刚才没写字，就回车了。。。。。

这种问题可以考虑极限情况，abc不变

数字电路主要功耗是动态功耗，即状态翻转时，结电容的充放电，消耗的电流。

如果abc不变，sum1中两个加法器不翻转（没动态功耗），sum2中1个加法器不翻转，所以sum1省电。

如果abc不变，sum1相当于1级加法器，sum2相当于2级加法器，sum1快。

如果偶尔变化，只在变化的时候影响上述判断，即只影响百分之多少的情况，，，，，，，，，，比如5％，你就可以说95％的情况，sum1快。

×××但是×××，数电是要考虑关键路径的，你这总组合逻辑电路，sum1的关键路径肯定更大，因此实际电路，必然sum2可用更高频率

只看该作者 · 2008-8-29 09:40

我支持sum2结构

只看该作者 · 2008-8-29 14:43

在coms的门电路中，还真是当信号翻转时耗电很大，ttl门电路的动态功耗计算没找到；
平时一直认为速度和功率不可兼得，这个确是例外阿。
只是这句话没看明白
×××但是×××，数电是要考虑关键路径的，你这总组合逻辑电路，sum1的关键路径肯定更大，因此实际电路，必然sum2可用更高频率

只看该作者 · 2008-8-29 16:27

时序逻辑电路的结构就是
入－－》寄存器－－》组合逻辑－－》寄存器－－》组合逻辑－－》寄存器－－》出

寄存器寄存中间状态，组合逻辑实现功能。
时钟连在寄存器上，时钟的最大上限由夹在寄存器中间的组合逻辑的最大路径决定。最大路径就是最耗时的那条线路，如果时钟小于这个时间，这条线的运算结果还没有稳定存储进下一级寄存器，就又有新的值打进来，结果就乱了。

流水线就是通过上面的结构实现的。

sum1的关键路径是穿过三个加法器的，sum2穿过两个。