3 FPGA内部逻辑电路设计
FPGA是系统的核心，实现信号的延时、多普勒调制、中频调制以及噪声加载等运算任务。主要功能如下：
(1)数据接收存储管理。FPGA接收从通用计算机经RS-232串行接口送来的波形数据，分别存储在其内部的3个双口RAM中。该RAM的容量为10 240×32 bit，受DSP和FPGA内部逻辑控制，系统时钟工作10 MHz时可存储最大102.4 μs 16 bit正交基带信号。双口RAM是利用FPGA的内嵌块存储器配置的。内嵌块存储器是硬件存储器，不占有任何逻辑资源，利用这些资源可以生成深度、位宽可配置的存储逻辑[6]。
(2)延时计算。3个双口RAM中的数据在延迟单元的控制下，在不同的延迟时刻输出。具体的延迟时钟周期由设定的目标距离确定，相互关系为延时τ=2H/c，H为目标距离，c为光速。
(3)多普勒调制以及中频调制。目标速度信息在硬件实现时，由DDS[7]产生频率为fd的连续正弦和余弦信号作为复信号与复基带信号相乘，fd=2ν/λ，ν为目标与雷达相对速度，λ为雷达波长。DDS模块相位增量28 bit，频率分辨率为fclk/228，幅度量化16 bit。调制中频载波输出时，由DDS产生中频fc的连续正弦和余弦信号作为复信号与复基带信号相乘。
(4)噪声产生及加载。噪声的产生应用概率论知识，大量独立同分布随机变量之和近似服从高斯分布[8]。这里用30个均匀分布随机序列相加来产生高斯分布随机序列。均匀分布随机序列采用反馈移位寄存器结构，移位寄存器宽度19 bit，随机序列循环周期219-1。
针对以上功能，FPGA内部逻辑设计主要包括基带信号产生、载波调制、噪声产生及加载、串口通信及参数设置4个顶层模块，如图3所示。基带信号产生模块主要完成对存储基带信号的延迟，频率调制，幅度控制及信号合成功能。载波调制模块对同一基带信号采用相同载波和16路不同的相位进行上变频。噪声产生及加载模块产生高斯分布随机噪声，并与目标中频信号相加送给DA输出。串口通信及参数设置模块完成DA板与控制界面通信并控制信号源运行参数。
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4 系统测试结果
利用示波器、频谱仪等可以对信号发生器产生的各种体制雷达的典型信号进行测试实验。雷达各个参数以及目标属性设定如下：雷达体制为单脉冲跟踪，雷达工作频率10 GHz，信号形式为线性调频，时宽10 μs，带宽10 MHz，脉冲重复频率2 kHz；目标1属性：距离23 km，速度80 m/s，幅度20 dbmw；目标2属性：距离20 km，速度50 m/s，幅度18 dbmw；目标3属性：距离15 km，速度30 m/s，幅度16 dbmw。用示波器对信号发生器输出的基带信号进行测试，结果如图4所示。从图中可以明显看出，信号的重复间隔时间为500 μs，与设定的脉冲重复频率一致，且目标间的距离以及幅度也与设定值一致。图5为图4的时域局部展开图。
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将雷达信号形式改为13位巴克码相位编码信号，其他参数不变，测试的结果如图6所示。
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本文提出的雷达回波发生器可以根据给定的雷达参数和目标属性，实时产生DBF、SAR和单脉冲跟踪3种雷达体制的多种雷达信号的回波，还可以加入高斯噪声，对雷达目标环境的模拟具有一定的真实性。其采用DSP+FPGA+D/A的结构，对外具有丰富的接口，既可以当作一块独立的板卡使用，也可以在CPCI机箱上作为标准板卡使用，满足了通用性和灵活性的要求。由于使用了DSP和FPGA，加上丰富的底层软件库，可以提供良好的二次开发空间. |
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