关于timing那些事—谨以此文献给赛灵思FPGA世界周年

只看该作者 · 2011-10-17 09:07

是呀是
GoldSunMonkey 发表于 2011-10-16 22:49

只要时时序路径（水路）的概念建立起来了，基本上STA就只剩下具体的计算问题了，纯粹的体力活:(

只看该作者 · 2011-10-17 09:45

那么,遇到时序不满足的情况下,该如何解决这个问题呢?

只看该作者 · 2011-10-17 09:54

情况1: 逻辑路径接近时钟周期, route delay可以有多少的余量比较合适

只看该作者 · 2011-10-17 09:55

情况2: 逻辑路径很短, 但是route delay很大,造成timing violation

只看该作者 · 2011-10-17 11:11

情况1: 逻辑路径接近时钟周期, route delay可以有多少的余量比较合适
AutoESL 发表于 2011-10-17 09:54

这种情况还要具体分析一下，是时钟期望很高，还是逻辑设计不合理造成延时太长？一般而言逻辑设计不合理这种情况的可能性更大一些，最好最直接的办法就是修改代码或系统体系结构；而线路延迟主要取决于各种约束和P&R设定，与逻辑延迟没有必然的联系；当然了，逻辑层次多，布线资源自然也会多，但总的线路延时并不一定就会因此而变大。

只看该作者 · 2011-10-17 11:12

情况2: 逻辑路径很短, 但是route delay很大,造成timing violation
AutoESL 发表于 2011-10-17 09:55

这个简单，加位置约束来搞定，但要注意对其他资源的影响

只看该作者 · 2011-10-17 12:31

这个简单，加位置约束来搞定，但要注意对其他资源的影响
atua 发表于 2011-10-17 11:12

曾经遇到多,也用过这个方法,通常就是这个搞定了,又产生其他新的类似问题.
比如两条路径:
A -> B -> C
D -> B -> F
如果把B放到靠近A和C, 第一条满足了,第二条又会有一些问题
如果首先考虑第二条吧,第一条又有问题

只看该作者 · 2011-10-17 13:09

曾经遇到多,也用过这个方法,通常就是这个搞定了,又产生其他新的类似问题.
比如两条路径:
A -> B -> C
D -> B -> F
如果把B放到靠近A和C, 第一条满足了,第二条又会有一些问题
如果首先考虑第二条吧,第一条又有问题 ...
AutoESL 发表于 2011-10-17 12:31

牵一发而动全身，所以做位置约束必须考虑相关资源的使用情况，如果是上面的问题可以考虑C和F的具体情况另外加时序约束

只看该作者 · 2011-10-17 13:19

是啊,牵一发而动全身,所以说timing的问题最难解决

关于timing那些事—谨以此文献给赛灵思FPGA世界周年

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