GSM和您讨论MicroBlaze那些事

发表于 2011-10-24 15:16

19# nongfuxu 是

发表于 2011-10-24 15:24

感谢ＬＺ了．

发表于 2011-10-24 15:25

没用过，不清楚。但是RadpidIO现在用的比较多。

发表于 2011-10-24 15:27

不知道加入软核后，芯片的抗干扰能力怎么样？能用数据说点吗

发表于 2011-10-24 15:27

没用过，不清楚。但是RadpidIO现在用的比较多。
hh0011 发表于 2011-10-24 15:25

?

发表于 2011-10-24 15:28

不知道加入软核后，芯片的抗干扰能力怎么样？能用数据说点吗
nongfuxu 发表于 2011-10-24 15:27

这个和软核没关系和芯片有关系。

发表于 2011-10-24 15:28

感谢ＬＺ了．
nongfuxu 发表于 2011-10-24 15:24

不客气

发表于 2011-10-24 17:59

学习学习

发表于 2011-10-24 19:10

继续向猴哥学习中。。。

发表于 2011-10-24 19:24

那我得好好学学,谢谢

发表于 2011-10-25 14:44

mb是不是会逐渐淘汰呢

发表于 2011-10-25 14:45

arm核都已经集成进来了

发表于 2011-10-25 15:14

学习中。。。

登录 · 发表于 2011-10-26 21:38

本帖最后由 GoldSunMonkey 于 2011-10-26 21:41 编辑

MicroBlaze的缓存机制和MMU (Memory Management Unit)
MicroBlaze使用了可配置的数据和指令Cache，用来执行LMB地址空间外的代码和数据。
图 1和图 2显示了数据Cache和指令Cache的结构图。

Cache具有如下特征：
直接映射（1路联合）
使用可选择的Cache存储地址空间
可配置Cache和Tag的大小
通过XCL接口Cache
可选择4或者8字Cache-line
MSR中的一位控制Cache的使用和关闭
可选择用WIC/WDC指令使Cache-line中的指令无效
直接写入(只是数据Cache的特点)
在MicroBlaze中，当C_USE_MMU被置3时，内存管理单元(MMU)将可以执行虚拟模式。MMU控制有效地
址转化为物理地址布局，同时也支持内存保护。因此，系统软件可以执行所需要页面尺寸的虚拟内存和其它
内存管理配置

发表于 2011-10-26 21:42

MMU的特征总结如下：
将有效地址译成物理地址
在地址编译时控制页面等级的存取
在区域使用中提供附加的虚拟模式保护控制
为指令地址和数据地址编译和保护提供独立的控制
支持8种页面尺寸：1 kB, 4 kB, 16 kB, 64 kB, 256 kB, 1 MB, 4 MB,和16 MB 。
所有页面尺寸之和都能被系统软件使用。软件控制页面替换策略。

发表于 2011-10-26 21:45

MicroBlaze的高级特性介绍
桶形移位寄存器：
只需一条指令就能够对操作数进行任意位的逻辑左移或逻辑右移
硬件乘法器：
利用片内的乘法器，可以单周期的完成乘法指令。（面积优化为3个周期）
硬件除法器：
可以在32个周期内完成除法指令。（面积优化为34个周期）
FPU：
MicroBlaze 可选的浮点单元是支持IEEE 754 standard中单精度的部分，提供：浮点加法，浮点减法，
浮点乘法，浮点除法，浮点比较，浮点转换和浮点平方根指令。对溢出和非法操作有专门的标志，采用
了硬件异常机制。对于溢出，除数为0，非正常操作数和非法操作进行异常处理。

发表于 2011-10-26 21:46

还有啊。。。

发表于 2011-10-26 21:48

MicroBlaze的总线接口
MicroBlaze可以采用以下的接口和外设或内存进行数据交互
PLB:
PLB是IBM CoreConnect架构的一部分，是处理器连接到高性能外围设备的高性能同步总线。
Xilinx的PLB设备遵循下列PLB使用原则：
PLB数据总线是64位宽，地址总线是32位宽。注意有些外设可以用参数表示宽度，但是现在只支持64位数据总
线。比64位小的外设能以在在寻址方面相对应的减少连在PLB。例如，基础地址为A的32位外设能被连在字节
巷的0-4位，但是字宽的访问只能在A，A+8，A+16等地址。
PLB主线无需支持动态总线尺寸。PLB主线无需复制数据到不常用的字节。PLB主线需要正确地驱动
Master_MSize[0:1]。PLB从设备线需要为提供了对话周期（例如PowerPC 405）的PLB主线正确地驱动
所有的PLB从设备线必须在不激活时输出逻辑0。
byte-enables和least-significant地址位被所有的主设备线驱动并包含常数。

发表于 2011-10-26 21:49

还有啊。。。
AutoESL 发表于 2011-10-26 21:46

MicroBlaze多深的东西啊

发表于 2011-10-26 21:53

本帖最后由 GoldSunMonkey 于 2011-10-26 21:54 编辑

LMB
LMB是个起初用来存取片上RAM块的同步总线。它使用最少的控制信号和一个来保证RAM块在一个时钟周期被
存取的简单协议。所有的LMB信号都是高电平有效。
XCL
Xilinx CacheLink（XCL）是一个高性能的外部内存访问的方案。 MicroBlaze 的缓存接口(CacheLink)设计为
一个直接通过内嵌的FSL接口连接到内存控制器. 在配合多端口外部内存控制器(MPMC)的情况下。这是一个最
小延时的方案。
XCL接口只有在MicroBlaze 的缓存使能的情况下才可以使用。指令缓存和数据焕存可以分别的使能。在缓存
范围外或通过软件禁止使用缓存(例如, MSR[DCE]=0或MSR[ICE]=0)的内存区间将通过PLB或LMB进行访问。
CacheLink的缓存控制是使用4或8字的缓存行、目标字先取(cache lines with critical word first)。
CacheLink和PLB总线是在不同的通路上的.所以可以节省PLB总线的带宽。

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