上升电平造成的？

只看该作者 · 2019-9-8 20:28

P1.7使用上升沿触发中断。在仿真运行时，在外部还没有加上中断信号时，会进入一次中断。每次都是这样，是不是由于仿真过程中I/O管脚有上升电平造成的？

只看该作者 · 2019-9-8 20:29

接上拉电阻和下拉电阻呢？

只看该作者 · 2019-9-8 20:32

对双极性电压信号转换到单极性输入的ADC，需要对输入电压加一个适当的偏置电压，抬高到正电压范围

只看该作者 · 2019-9-8 20:33

直接接地或者接高电平，看看还能进中断不？

只看该作者 · 2019-9-8 20:36

通过1K电阻上拉，还能进去？？
是不是程序出问题了

只看该作者 · 2019-9-8 20:37

由于有一句P1IFG |= 0x00引起的，修改为P1IFG = 0x00就可以了。

只看该作者 · 2019-9-8 20:38

P1IFG |= 0x00与P1IFG = 0x00的区别是什么？

只看该作者 · 2019-9-8 20:39

P1IFG |= 0x0; 这一句什么用也没有啊，寄存器内容保持不变啊。

只看该作者 · 2019-9-8 20:41

是啊，P1IFG = 0x0; 将寄存器清零。

只看该作者 · 2019-9-8 20:42

|=是读改写
=直接赋值,是不会有读操作的

只看该作者 · 2019-9-8 20:43

这些操作如果针对RAM是没有实际区别的。。。

只看该作者 · 2019-9-8 20:44

对，但针对SFR可能就不一样了,具体的取决于SFR说明。。。

只看该作者 · 2019-9-8 20:46

楼主可以运行时候通过修改DIR标志位，从引脚输出功能切换到输入的时候也会有IFG标志位置起。。。

只看该作者 · 2019-9-8 20:47

如果全速仿真还是有异常的中断，可以单步执行，实时查看寄存器中标志位的的变化情况。
不用的I/O引脚尽量设置为输出为低电平，防止浮动引脚的异常干扰。。

只看该作者 · 2019-9-8 20:49

这个需要在输入信号上做下滤波处理的吧。。

只看该作者 · 2019-9-8 20:50

注意好电平信号的状态的，，该高就高，该低就低的。

只看该作者 · 2019-9-8 20:51

楼主你这个是状态不明还是其他问题？