一博科技自媒体高速先生原创文|姜杰
半年价格翻三倍，被段友们调侃为2017“年度最佳理财产品”的内存条还让人**犹新，2018年的阻容元件异军突起，价格一路飚涨，各大厂商的涨价通知单轮番来袭，着实令人心惊肉跳。仰望涨到天际的设计成本，我等一众屌丝是否只能吃土搬砖，以手抚膺坐长叹呢？好像也不是。
降成本设计，刻不“容”缓。如果说内存条是绕不开的刚需，那么，对付“容嬷嬷”（本文特指电源的滤波电容）还是有办法的，比如，省着用，是的，看我真诚的眼神，能省则省。看到这里，希望各位拿好手中的板砖，抑制住扔给我的冲动，因为聪明的你们肯定想说，按照这种逻辑，啥也不做岂不最省钱？非也，非也，硬件设计是件很严肃的事情，小生对此心怀敬畏，降成本设计不是不设计，而是成本和质量双管齐下，具体到电源的PDN阻抗设计，就是既能减少滤波电容的数量，同时，还能满足电源噪声的要求。
既然要拿滤波电容下手，那就有必要先了解电容的阻抗特性。理想电容的阻抗随着频率增加而呈反比下降，而实际电容的特性却没有这么简单。实际电容器的阻抗曲线可以用一个简单的RLC电路模型近似，如下图某款0402封装的1uF电容阻抗曲线，在等效寄生电阻ESR和等效寄生电感ESL的共同影响下，电容阻抗曲线变成了一个“V”字型，谐振频率点10MHz处的阻抗最小，换而言之，我们可以认为该电容的最佳滤波频段在10MHz附近（此处暂不考虑安装电感影响）。
了解了电容的阻抗特性，下面我们就来看看对于滤波电容如何物尽其用，用尽量少的电容在尽量宽的频段内保持PDN阻抗低于目标阻抗（即满足负载最大瞬态电流供应，且在电压变化不超过最大允许波动范围的情况下，电源系统自身阻抗的最大值）。不妨来比较下相同容值的电容组合与不同容值组合的滤波效果：
以图中的蓝色直线为目标阻抗线，对比可以看出，数量相同的情况下，相同容值电容并联的阻抗没有多容值组合的效果好，因为“V”字造型虽然在某些特定的场合有着强大的诱惑力，但是对于PDN阻抗并不是最佳选择，因为大起大落来的太突然，阻抗只能在较窄的频段内控制在目标阻抗之下，而且费力不讨好，为满足相同的目标阻抗要求，所需电容数量多，成本高。相比之下，波澜不惊的多容值组合更显淡定从容，不同容值的电容各司其职，分区而治，可以在较宽的频段内都将PDN阻抗压制在目标阻抗线以下，减少使用的电容数量，降低成本。
当然，如果电源的PDN阻抗曲线整体都已经控制在目标阻抗以下，是否就皆大欢喜了呢？其实，可以更好的。电容省着用，如何省着用？除了选择合理的容值组合，对于部分频段可能存在的电容数量过设计，PI仿真派上了用武之地，这也是降成本设计的切入点，一起看个实际的案例吧。
某客户的DDR颗粒1.2V电源原始滤波电容配置方案的PDN阻抗仿真结果如下图：
蓝色虚线标注的是目标阻抗0.144Ohm，红色虚线标注的是PDN阻抗最大的反谐振峰值（可以与电容精简后的情况做个对比），各颗粒处的PDN阻抗如图中各曲线所示，不难看出，各个颗粒的PDN阻抗均在要求频段内低于目标阻抗，满足要求且裕量较大，妥妥的PASS。但由于客户精益求精，希望能精简部分电容，客户的需求就是我们前进的动力，通过仿真对比，我们发现每个颗粒减少5个0402封装0.1uF的电容对PDN阻抗的影响不大（如下图示），曲线依旧妖娆，依然PASS。
于是我们果断建议每个颗粒拿掉5个0.1uF电容，20个颗粒就可以减少100个电容！幸福来得太突然，客户有点懵圈，在我们的再三确认和怂恿，不，是鼓励下，用户接受了建议。在板子的试产阶段，细心的客户还对电容精简前后的电源噪声进行了测试对比，结果如下：
电容精简后的电源噪声只增加了不到3mV，仍满足要求，喜大普奔。
总而言之，花小钱办大事是我们的目标。“容嬷嬷”用的好，能成为皇后娘娘打击对手（减小电源噪声）的得力助手；用的不好，只会变身挑拨离间的后妈帮凶，横生枝节（增加成本，增加被老板骂的机会）。
行文至此，这篇**也差不多该划上句号了。借用张爱玲的一句名言，如果各位看官在遇见这篇**之前因为成本压力而心情很低落很低落，一直低到尘埃里去，那么希望你们看完**之后的心是欢喜的，并且在那里开出一朵花来，这朵花的名字是“省着花”。 |
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