我的问题：
1.FPGA对这第二种AD的控制时，延时该如何生成才合适呢？刚才算了一下，延时为7个时钟的pipeline延时+6ns。关键就是这6ns了，20Mh的采样率下，6ns只有1/8个不到的cycle，如果在下一个时钟上升沿采样，那么数据的保持时间最少只有2ns，会不会不够？可不可以直接在第7个时钟的下降沿采样呢？这样就不用考虑输出延时了，只需考虑pipeline延时，不知道同时使用上下沿，对时钟的要求是怎样的？
2.看时序图的话，第二种比第一种控制起来方便很多，求请教二者的用途差异（比如说同速率，同能力的情况下）？
3.顺便问一个问了很久都没有得到答案的问题：“Low jitter, crystal-controlled oscillators make the best clock sources. If the clock is generated from another type of source (by gating, dividing, or other methods), it should be retimed by the original clock at the last step.”这是AD9225对时钟的要求，我在别的很多ADI文档里也看到了，但是这个retimed在数电里是什么含义呢？
20MH时钟,标准周期50ns,半个周期25ns,图中Tpd相对时钟上升后数据能维持最少2ns,你设想用时钟下降沿采集完全没有问题,非常好 第一种ADC速度慢 be retimed我理解是用原始时钟(抖动小)重新打一下在作为控制用,当然原始时钟频率要比你generated from another type of source 高两倍以上
楼主
