本帖最后由 lizardno1 于 2011-11-24 23:31 编辑
并行输出ADC当中，主要有2中类型，按我的理解，
一种是要使用者提供CS信号（可能还要RD信号），之后AD的输出数据总线上会出现此次转化的数据；
另一种是给出一触发采样的上升沿，之后经过多少延时后数据出现在输出总线上。我看到的这种ADC好像都是pipeline型的。
我已知的：
对于第一种AD的控制，可以将一次采样所需的总CLK数计算出来，然后通过对应的CLK数来设计状态机控制AD
下图是第二种AD的时序
我的问题：
1.FPGA对这第二种AD的控制时，延时该如何生成才合适呢？刚才算了一下，延时为7个时钟的pipeline延时+6ns。关键就是这6ns了，20Mh的采样率下，6ns只有1/8个不到的cycle，如果在下一个时钟上升沿采样，那么数据的保持时间最少只有2ns，会不会不够？可不可以直接在第7个时钟的下降沿采样呢？这样就不用考虑输出延时了，只需考虑pipeline延时，不知道同时使用上下沿，对时钟的要求是怎样的？
2.看时序图的话，第二种比第一种控制起来方便很多，求请教二者的用途差异（比如说同速率，同能力的情况下）？
3.顺便问一个问了很久都没有得到答案的问题：“Low jitter, crystal-controlled oscillators make the best clock sources. If the clock is generated from another type of source (by gating, dividing, or other methods), it should be retimed by the original clock at the last step.”这是AD9225对时钟的要求，我在别的很多ADI文档里也看到了，但是这个retimed在数电里是什么含义呢？ |
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