打印

大虾们:下面是verilog语言,请问是什么意思?

[复制链接]
1518|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
longcomeon|  楼主 | 2011-12-7 16:42 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
在引用Decode实例时,D1,D2的Width将采用不同的值4和5,且D1的Polarity将为0。可用例子中所用的方法来改变参数,即用 #(4,0)向D1中传递 Width=4,Polarity=0; 用#(5)向D2中传递Width=5,Polarity仍为1。

module Decode(A,F);
parameter
Width=1, Polarity=1;

……………
endmodule
module
Top;

wire[3:0] A4;
wire[4:0] A5;
wire[15:0] F16;
wire[31:0] F32;
Decode
#(4,0)
D1(A4,F16);

Decode
#(5)
D2(A5,F32);

Endmodule

相关帖子

发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

87

主题

170

帖子

3

粉丝