采用SOMHz的外部有源晶振为FPGA提供时钟，同时，FPGA需要向ADC
提供40MHz的采样时钟，向内部的脉冲峰值甄别模块提供40MHz的时钟，
TDRAM的PORT A端口需要40MHz的时钟信号，PORT B端口采用SMHz的时
钟信号输出谱数据，对于SPI模块，同样采用SMHz的时钟来对SCLK时钟进行
采样，控制数据的传输。这就需要通过分频、倍频产生40MHz和SMHz的时钟。
在Spartan 3E器件，自带DCM_SP数字时钟管理器，CLKIN是时钟输入，
CLKFX是通过分配、倍频后产生的时钟输出，CLKDV是时钟分频后的时钟输
出，CLK2X表示的是输入时钟两倍倍频后的时钟输出，CLKO, CLK90, CLK180,
CLK270表示时钟不同相移后的时钟输出。为了产生40MHz和SMHz的时钟，
需要先将输入时钟4倍频，然后5分频，产生的CLKFX时钟即是40MHz的，
同时将输入时钟产生10倍分频，产生CLKDV时钟即是SMHz o
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