ug625的时序章节和ug612基本是重复的。所以问题还是文档中都只是分析FPGA内部。
如果设计如下:
altera的计算公式是这样的:
input delay (max) = Board Delay (max) - Board clock skew (min) + Tco(max)
= Tdata_PCB(max) + Tco(max) - (Tclk2ext(min) - Tclk1(max))
input delay (min) = Board Delay (min) - Board clock skew (max) + Tco(min)
= Tdata_PCB(min) + Tco(min) - (Tclk2ext(max) - Tclk1(min))
前者用来做setup check,后者做hold check,即对应两句:
set_input_delay -max
set_input_delay -min
而OFFSET IN BEFORE似乎对于一个IO管脚只能约束一个值。。。
限于我目前看到的资料,我唯一能想到的workaround方法只能是写两条OFFSET IN BEFORE,设置不同优先级,然后做两次TA。。
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