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2 实现脉冲匹配滤波器 实现脉冲匹配滤波器的常用方法是利用已知的DSP技术：在频域内通过乘法实现时域信号的相关。直观地说，两个相关时间波形信号的频域表示将具有匹配模式的信号部分具有相同的频域特征。通过将两个频域向量相乘 (将一个复数共轭应用到一个向量中)，产生的乘积将产生一个独立于两个信号之间的时间对准的匹配。 由于FFT将时域信号转换为频域信号，而IFFT执行反变换，它们是脉冲压缩系统中的2个关键算法模块。 上图显示了一个完整的数字脉冲压缩块与FFT在输入处理雷达接收机信号。在图中，发射机调制的频域图像存储为参考脉冲频谱。它的复共轭由频域信号乘以FFT来完成相关函数。右侧的IFFT阶段产生最后的时间域脉冲压缩输出信号。 3 基于 FPGA 的脉冲压缩雷达 FFT 算法通常是脉冲压缩中最关键的运算，因此，在DSP芯片的性能测试中，FFT基准的使用一直是比较常用的。由于FFT涉及大量的乘法，因此专用硬件乘法器的出现是DSP中唯一一个最重要的因素，可以将它们与常规微处理器分开。 随着FPGA专用的硬件乘法器的问世，这些设备很快就在许多DSP 应用中挑战了通用的可编程DSP信号处理任务，特别是在雷达领域。 为了替代大多数DSP中的一至四个乘法器引擎，FPGA现在是驱动几十，甚至数以百计的专用硬件乘数。与DSP中程序环路进行的迭代乘法相比，FPGA中的乘法可以并行执行，以提供前所未有的FFT运算特性。 然而，关键的设计权衡和障碍必须进行评估和克服，以确保FPGA成功实现雷达脉冲压缩。本文讨论了这些问题，因为它们在一个通用的 IP FPGA 核心脉冲压缩的开发周期中被识别和解决。 4 设计权衡和问题 任何DSP算法的两个基本特性是速度和准确度。FPGA设计的第三个因素是消耗的资源的数量。与固定硬件资源的DSP不同的是，FPGA是作为一个设备系列提供的，其成员包含的硬件资源的数量范围超过一个量级。 由于算法的速度和精确度可以在硬件资源的数量上进行交换，因此可能需要许多不同的体系结构选择，以最大限度地提高特定FPGA家族成员的大小、成本和功耗限制。因此，一般用途的IP核心应该具备可伸缩的大小与性能。 ■操作模式。为了处理不同类别的目标和各种任务目标，脉冲压缩系统通常需要多种操作模式来支持FFT的长度、脉冲重复率和多个动态范围的范围。 ■ 动态范围。线性调频信号是雷达最常用的调制方式之一，它的能量是分散在一个特定的频率带宽内的。真正的浮点处理很好地解决了这个动态范围问题。但是，FPGA在实现浮点运算时效率很低，因为硬件是定点的。将3个或更多个18 x 18乘法器与一些附加的逻辑结合起来，可以创建更高精度的定点乘法器，但这很快就消耗了乘法器，同时还增加了流水线延迟导致降低了速度性能。 ■速度。脉冲压缩雷达系统必须能够在下一个脉冲信号到达之前，在当前脉冲阶段处理所有的目标反射回波。某些操作模式要求快速脉冲重复频率，这就对脉冲压缩引擎的处理速度提出了较高要求。 FPGA设计工作的重要部分包括最小化数字信号路径，使系统时钟可以增加以减少处理时间。复杂的逻辑和扩展的精度算术块有时可以被分成多个时钟阶段，以提高速度，但这种增加的延迟可能会影响关键的速度路径。
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