音激活检测VAD（Voice Activity Detection）是一种通过特定的判决准则判断语音中出现的停顿和静默间隔，检测出有效语音部分的技术。运用这种技术可以在确保语音质量的前提下，对不同类别的语音段采用不同的比特数进行编码，从而降低语音的编码速率。由于在双工移动通信系统中，一方只有35％的时间处于激活状态[1]，如何降低静音期的编码速率对于减少传输带宽、功率以及容量具有积极的作用，因此VAD技术在语音通信领域具有重要的使用价值。随着适合于变比特率语音编码的CDMA和PRMA等多址技术的出现，应用于蜂窝的语音激活检测的重要性也随之提高[2]。
由于语音通信的特殊性，要求检测过程能达到实时性的要求。而目前主流DSP芯片的并行度并不高，因此在实时处理的要求下，保证语音质量和降低语音的编码速率两者难以兼顾。而现场可编程门阵列（FPGA）由于其硬件具有可编程的灵活性，可以实现较高的并行度，从而可以在满足实时性要求的前提下，很好地保证语音质量并降低语音的编码速率。
1算法及检测流程
1．1 算法简述
语音激活检测算法可以基于时域或频域。本文采用的算法是时域分析的方法。算法对于输入信号的检测过程可分为短时能量检测和短时过零率检测两个部分。算法以短时能量检测为主，短时过零率检测为辅。根据语音的统计特性，可以把语音段分为清音、浊音以及静音（包括背景噪声）三种。在本算法中，短时能量检测可以较好地区分出浊音和静音。对于清音，由于其能量较小，在短时能量检测中会因为低于能量门限而被误判为静音；短时过零率则可以从语音中区分出静音和清音。将两种检测结合起来，就可以检测出语音段（清音和浊音）及静音段。
1.2 检测流程
检测流程：对输入信号先进行高通滤波，减弱以噪声为主的信号能量。接着进行窗长为80个数据的加窗处理，然后计算该帧的平均能量,再利用短时能量进行VAD初判。若平均能量大于门限则判为语音帧，若平均能量小于门限则判为静音帧。对于初判为静音帧的帧再进行VAD平滑，即参考前三帧的情况：如果前三帧中至少包含一帧非平滑过的语音帧，则将该帧平滑为语音帧，同时记录下该帧为平滑所得的语音帧；反之，则判断为静音帧。如果平滑结果仍为静音帧，且当前帧的过零率介于30～70之间时，则改判为语音帧；反之则仍判为静音帧[3]。VAD算法的检测流程图如图1所示。
此外，由于人耳的听觉具有掩蔽效应，因此有必要对短时能量门限进行更新[3]。本算法所采用的门限更新方式是：如果连续检测到三帧语音，为了更好地检测到静音，将短时能量门限提高3dB，但如果提高后的门限超过当前帧的平均能量减12dB，则不提高门限；如果连续检测到三帧静音，为了更好地检测到语音，将短时能量门限降低3dB，但如果降低后的门限小于当前帧的平均能量加12dB，则不降低门限。此外，为了防止门限变得太高或降得太低， 还应把门限限制在GATE_MIN、GATE_MAX范围内。
2 系统实现及优化
本设计采用QuartusII以及ModelSim进行开发（ModelSim是Mentor Graphics公司的仿真软件）。QuartusII是Altera公司的一套开发FPGA/CPLD的EDA软件，可以完成从设计输入、功能仿真、综合优化、后仿真、引脚配置、布局布线到配置芯片的一系列FPGA/CPLD的开发流程，并提供调用其他EDA工具，如ModelSim、Synplify/Synplify Pro、FPGAComplier的接口。
本设计的输入为16位PCM编码的数字语音信号，输出是每80个数据为一帧的语音信号的检测结果，其中高电平表示语音，低电平表示静音。根据所用算法的特点，将本设计划分成五个模块：FIFO模块、高通滤波模块、平均能量模块、判决模块以及控制模块。系统结构框图如图2所示。
２．１ ＦＩＦＯ模块
输入的语音信号的采样率为8kHz，如果将8kHz作为系统的时钟频率，极大地削弱了FPGA芯片的速度优势。因此系统需要两个时钟，一个是频率为8kHz的采样时钟，另一个为系统主时钟。
在FPGA设计中，多时钟设计会带来不稳定的隐患。为了提高系统的稳定性，本设计采用一个双口的FIFO作时钟隔离。FIFO模块具有16位的数据输入口及16位的数据输出口、8kHz时钟输入口以及系统主时钟输入口。此外，由于FIFO的读速度大于写速度，因此当FIFO为空时，需要输出一个empty信号。
在高通滤波、平均能量计算、判决、控制这四个模块中均可采用单时钟设计，而且所使用的时钟均为系统主时钟。
2．2 滤波器模块
滤波器对输入信号进行高通滤波的预处理。高通滤波器的传输函数采用CS-ACELP算法所使用的传输函数[4]：
FPGA中IIR滤波器的设计一般采用如图3所示的流水线结构（图中以2阶IIR滤波器为例）。这种结构的滤波器可在一个时钟周期内完成一次滤波计算[5～6]， 并行度较高，但硬件上需要5个乘法器、4个加法器和若干个寄存器，占用了较多的资源。采用非流水线结构的滤波器（仍以2阶IIR滤波器为例）的结构如图4所示。其中：fifo_out为FIFO模块输出的数据，empty为FIFO是否为空的标志信号，ready_out信号为完成一次滤波计算的标志信号。此结构的滤波器每5个时钟周期完成一次滤波计算，并行度较低，但在硬件上只需要1个乘法器、1个累加器、1个计数器以及若干个寄存器。
由于本文的算法其信号的采样率只有8kHz，非流水线结构滤波器的处理速度已可以满足要求。因此，为了合理利用资源，本设计采用了基于非流水线结构的滤波器。同时考虑到系统的同步性和稳定性，所设计的滤波器每8个时钟周期完成一次滤波运算并将结果锁存。表1为两种不同结构的滤波器（系数采用18位量化，即2位整数加16位小数）在同一器件上实现的结果比较，所用器件为Altera公司CycloneII系列的EP2C5T144C7，综合工具为QuartusII 5.0，优化选项均为balanced。由表1的比较结果可以看出，虽然非流水线结构的滤波器速度比流水线的慢，但所使用的资源却大大减少，并且能在101.61ns内完成一次滤波计算，可满足实时性的要求。此模块的处理延迟为8个时钟周期。
2.3 加窗、平均能量计算模块
（1）相关公式
将通过高通滤波器的信号进行加Hamming窗处理，窗长为80个数据。处理所使用的计算公式如下：
其中，x(i)为通过高通滤波器后的信号，y(i)为经过加窗处理后的信号。
对经过加窗处理过的信号，计算其平均能量的计算公式如下：
其中，y(0)、y(1)、……、y(79)为经过加窗处理的信号，E_average为该帧的平均能量。
在加窗的计算中涉及到余弦的运算，为了节省资源及提高处理速度，采用查表法来得到0.54－0.46×cos（e×i/79）部分的数值。
（2）平方器的实现
由于平方运算与普通的乘法器相比具有一定的特殊性，因此在平方器的硬件实现上采用如下的算法来减少硬件资源并提高运算速度：
设X的二进制表示为 In In-1……I1I0，Iij为第i位和第j位的乘积。由于在平方运算中Iij＝Iji，故 Iij＋Iji＝2Iij。因此以4bit数的平方运算为例，参考图5，可以通过合并相同项后，左移一位（相当于乘2运算）来减少部分积的位数[7]。对所得到的部分积使用Wallace压缩树将部分积压缩至两组，然后再使用超前进位加法器来得到最后结果。
由于本模块计算得到的平均能量仅用于同语音判决模块中的门限比较，出于节省硬件资源的考虑，该平均能量和语音判决模块中的门限均不化成dB单位。通过Matlab仿真验证，这种做法并不会影响到最后的判决结果。加窗、平均能量计算模块的处理延迟为5个时钟周期，图6为本模块的结构框图。图中的ready_out信号为高通滤波模块完成一次滤波计算后输出的数据可读信号，acc_clken信号为累加器的时钟使能信号。
2.4 语音判决模块
根据计算出的当前帧的平均能量以及之前帧的情况，判断该帧是否为语音帧。通过使用四个标志位：frame_attribute[2:0]和smooth来决定是否需要进行平滑，其中,frame_attribute[2:0]记录前三帧的属性，smooth记录前三帧中是否存在非平滑过的语音。此模块的处理延迟为1个时钟周期。
2．5 控制模块
控制模块控制高通滤波、加窗、平均能量计算以及语音判决模块的运行，并且根据实际情况对门限进行更新。
2．6 系统综合结果
表2为本设计在两款FPGA芯片上的综合结果。
综合结果显示，本设计在硬件上占用的资源较少，并可在低成本的FPGA（考虑到成本，选用CycloneII系列的EP2C5T144C7）上实现。因此本设计也可以与其他数字语音处理模块一起构成完整的语音处理芯片。
2．7 仿真结果及分析
图7为ModelSim仿真结果。图中最后一行信号为检测结果，高电平表示语音，低电平表示静音。由仿真结果可以看到，所设计的FPGA可以满足准确性及实时性的要求。
由前面各个模块的分析结果可以推算出，本设计在采集完一帧数据、在14个时钟周期后可将判决结果输出。
本文介绍了基于短时能量和短时过零率的VAD算法的FPGA实现。整个系统采用VHDL进行描述，并进行了仿真，验证了设计的正确性。系统的时钟频率可达46.22MHz,可在采集完一帧数据后的302.90ns内输出检测结果，符合实时性的要求。由于本设计采用VHDL进行描述，因此具有可移植性，同时由于设计所使用的硬件资源并不多，因此也可以作为一个模块应用到其他系统中。
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