流水线加法器的问题

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;



entity test is

        generic (

                WIDTH        :integer        :=31;

                WIDTH1        :integer        :=15;                --LSB

                WIDTH2        :integer        :=16                --MSB

                        );

        port (

                x,y                :in         std_logic_vector( WIDTH-1 downto 0);

                sum                :out        std_logic_vector( WIDTH-1 downto 0);

                LSBs_Carry        :out        std_logic;

                clk                :in                std_logic

                  );

end entity;



architecture rtl of test is

        

        signal l1,l2,s1                :std_logic_vector(WIDTH1-1 downto 0);                --LSBs of inputs

        signal r1                        :std_logic_vector(WIDTH1   downto 0);                --LSBs of inputs

        signal l3,l4,r2,s2        :std_logic_vector(WIDTH2-1 downto 0);                --MSBs of inputs



begin 

        process

        begin

                wait until clk = '1';

        --split LSBs form input x, y

                l1        <= x(WIDTH1-1 downto 0);

                l2        <= y(WIDTH1-1 downto 0);

        --split MSBs from input x,y

                l3        <= x(WIDTH-1  downto WIDTH1);

                l4        <= y(WIDTH-1  downto WIDTH1);

        --first stage of the adder

                r1        <= ('0' & l1) + ('0' & l2);

                r2        <= l3 + l4;

        --second stage of the adder

                s1        <= r1(WIDTH1-1 downto 0);      --这里这句看不出来有什么用处

        --add result von MSBs (x+y) and carry form LSBs

                s2        <= r1(WIDTH1) + r2;

        end process;



        LSBs_Carry        <= r1(WIDTH1);                --add a test signal

        

        sum                <= s1 & s2;

end rtl;