咨询个VHDL CASE语句公共分支的问题

只看该作者 · 2012-2-22 12:48

像这样写：

case state is
when x"0" =>
when x"1" =>
when x"2" =>
  a <= '1';
when x"3" =>
  a <= '0';
when others =>
  a <= '0';
end case;

和下面的是等价的吗？

case state is
when x"0" =>
  a <= '1';
when x"1" =>
  a <= '1';
when x"2" =>
  a <= '1';
when x"3" =>
  a <= '0';
when others =>
  a <= '0';
end case;

1万 · 2012-2-22 13:18

明显第一种是错误的表达方式

因为case的语法是：
CASE语句的语法结构如下：

CASE 表达式 IS

   WHEN 条件表达式 => 顺序执行语句;

   WHEN 条件表达式 => 顺序执行语句;

   ……

END CASE

1万 · 2012-2-22 13:22

你想写的方式是：
PROCESS(stemp) BEGIN
CASE stemp IS
WHEN "0000" => c <= "100";
--4
WHEN "0001"|"0010"|"0100"|"1000" => c <= "011";
--3
WHEN "0011"|"0101"|"1001"|"0110"|"1010"|"1100" => c <= "010"; --2
WHEN "0111"|"1011"|"1101"|"1110" => c <= "001"; --1
WHEN "1111" => c <= "000"; -- 0;
WHEN OTHERS => c <= "000";
END CASE;