嵌入式常见错误与经验点评

2万 · 2012-2-28 18:13

现象五：一个CPU处理不过来，就用两个分布处理，处理能力可
提高一倍？
点评：对于搬砖头来说，两个人应该比一个人的效率高一倍；
对于作画来说，多一个人只能帮倒忙。使用几个CPU需对业务有
较多的了解后才能确定，尽量减少两个CPU间协调的代价，使
1+1尽可能接近2，千万别小于1。

2万 · 2012-2-28 18:17

现象六：这个CPU带有DMA模块，用它来搬数据肯定快？
点评：真正的DMA是由硬件抢占总线后同时启动两端设备，在一
个周期内这边读，那边些。但很多嵌入CPU内的DMA只是模拟而
已，启动每一次DMA之前要做不少准备工作（设起始地址和长度
等），在传输时往往是先读到芯片内暂存，然后再写出去，即
搬一次数据需两个时钟周期，比软件来搬要快一些（不需要取
指令，没有循环跳转等额外工作），但如果一次只搬几个字
节，还要做一堆准备工作，一般还涉及函数调用，效率并不
高。所以这种DMA只对大数据块才适用。

2万 · 2012-2-28 18:20

第四部分信号完整性的错误认识及点评

2万 · 2012-2-28 18:21

现象一：这些信号都经过仿真了，绝对没问题？
点评：仿真模型不可能与实物一模一样，连不同批次加工的实
物都有差别，就更别说模型了。再说实际情况千差万别，仿真
也不可能穷举所有可能，尤其是串扰。曾经有一教训是某单板
只有特定长度的包极易丢包，最后的原因是长度域的值是
0xFF，当这个数据出现在总线上时，干扰了相邻的WE信号，导
致写不进RAM。其它数据也会对WE产生干扰，但干扰在可接受的
范围内，可是当8位总线同时由0边1时，附近的信号就招架不住
了。结论是仿真结果仅供参考，还应留有足够的余量。

2万 · 2012-2-28 18:26

现象二：100M的数据总线应该算高频信号，至于这个时钟信号
频率才8K，问题不大？
点评：数据总线的值一般是由控制信号或时钟信号的某个边沿
来采样的，只要争对这个边沿保持足够的建立时间和保持时间
即可，此范围之外有干扰也罢过冲也罢都不会有多大影响（当
然过冲最好不要超过芯片所能承受的最大电压值），但时钟信
号不管频率多低（其实频谱范围是很宽的），它的边沿才是关
键的，必须保证其单调性，并且跳变时间需在一定范围内。

2万 · 2012-2-28 18:28

现象三：既然是数字信号，边沿当然是越陡越好？
点评：边沿越陡，其频谱范围就越宽，高频部分的能量就越
大；频率越高的信号就越容易辐射（如微波电台可做成手机，
而长波电台很多国家都做不出来），也就越容易干扰别的信
号，而自身在导线上的传输质量却变得越差，因此能用低速芯
片的尽量使用低速芯片。

2万 · 2012-2-28 18:30

现象四：为保证干净的电源，去偶电容是多多益善？
点评：总的来说去偶电容越多电源当然会更平稳，但太多了也
有不利因素：浪费成本、布线困难、上电冲击电流太大等。去
偶电容的设计关键是要选对容量并且放对地方，一般的芯片手
册都有争对去偶电容的设计参考，最好按手册去做。

2万 · 2012-2-28 18:31

现象五：信号匹配真麻烦，如何才能匹配好呢？
点评：总的原则是当信号在导线上的传输时间超过其跳变时间
时，信号的反射问题才显得重要。信号产生反射的原因是线路
阻抗的不均匀造成的，匹配的目的就是为了使驱动端、负载端
及传输线的阻抗变得接近，但能否匹配得好，与信号线在PCB上
的拓扑结构也有很大关系，传输线上的一条分支、一个过孔、
一个拐角、一个接插件、不同位置与地线距离的改变等都将使
阻抗产生变化，而且这些因素将使反射波形变得异常复杂，很
难匹配，因此高速信号仅使用点到点的方式，尽可能地减少过
孔、拐角等问题。

2万 · 2012-2-28 18:33

主题五：可靠性设计

2万 · 2012-2-28 18:33

现象一：这块单板已小批量生产了，经过长时间测试没发现任
何问题？
点评：硬件设计和芯片应用必须符合相关规范，尤其是芯片手
册中提到的所有参数（耐压、I/O电平范围、电流、时序、温度
PCB布线、电源质量等），不能光靠试验来验证。公司有不少产
品都有过惨痛的教训，产品卖了一两年，IC厂家换了个生产
线，咱们的板子就不转了，原因就是人家的芯片参数发生了点
变化，但并没有超出手册的范围。如果你以手册为准，那他怎
么变化都不怕，如果参数变得超出手册范围了还可找他索赔
（假如这时你的板子还能转，那你的可靠性就更牛了）。