Vivado IP核：FFT实验

`timescale 1ns / 1ps

module bidesign_top(

    input [15:0]bpsk_in,

    input clk,

    input dat_last,

    input dat_valid,

 

    output out_valid,

    output [31:0]out_im,

    output [31:0]out_re

    );

 

 wire [63:0]fft_out;



 xfft_0 test (

  .aclk(clk),                                                 // input wire aclk                         (输入时钟）

  .s_axis_config_tdata(16'd1),                                // input wire [15 : 0] s_axis_config_tdata（配置数据，1为FFT，0为IFFT）

  .s_axis_config_tvalid(1'd1),                                // input wire s_axis_config_tvalid        （1则开始进行FFT配置，0停止）

  .s_axis_config_tready(),                                    // output wire s_axis_config_tready       （输出：当FFT配置好时，会给标志）

 

  .s_axis_data_tdata({16'd0,bpsk_in}),                        // input wire [31 : 0] s_axis_data_tdata   (输入数据，高n位为虚部，低n位为实部）

  .s_axis_data_tvalid(dat_valid),                             // input wire s_axis_data_tvalid          （1则开始进行FFT计算，0停止）

  .s_axis_data_tready(),                                      // output wire s_axis_data_tready         

  .s_axis_data_tlast(dat_last),                               // input wire s_axis_data_tlast           （最后一个数据标志位，便于结束FFT）

 

  .m_axis_data_tdata(fft_out),                                // output wire [63 : 0] m_axis_data_tdata  （FFT的输出值）

  .m_axis_data_tvalid(out_valid),                             // output wire m_axis_data_tvalid

  .m_axis_data_tready(1'd1),                                  // input wire m_axis_data_tready            

  .m_axis_data_tlast(),                                       // output wire m_axis_data_tlast

 

  .event_frame_started(),                                     // output wire event_frame_started

  .event_tlast_unexpected(),                                  // output wire event_tlast_unexpected

  .event_tlast_missing(),                                     // output wire event_tlast_missing

  .event_status_channel_halt(),                               // output wire event_status_channel_halt

  .event_data_in_channel_halt(),                              // output wire event_data_in_channel_halt

  .event_data_out_channel_halt()                              // output wire event_data_out_channel_halt

);

    assign out_im = fft_out[63:32];

    assign out_re = fft_out[31:0];

 

endmodule

`timescale 1ns / 1ps

module bidesign_tb(

    );

    reg  [15:0] bpsk_in [0:511]; 

    reg  [15:0] bpsk_out;



    reg clk;

    reg dat_last;

    reg dat_valid;

    wire [31:0]out_im;

    wire [31:0]out_re;

 

    wire out_valid;



    reg [31:0]reg_out_im;

    reg [31:0]reg_out_re;

 

    integer i;

    integer fid_out_re;

    integer fid_out_im;

 

    always #2 clk <= ~clk; //生成时钟

 ///////////////////例化代码

    bidesign_top bidesign_top1(

    .bpsk_in(bpsk_out),

    .clk(clk),

    .dat_last(dat_last),

    .dat_valid(dat_valid),

    .out_valid(out_valid),

    .out_im(out_im),

    .out_re(out_re)

    );

 ///////////////////////////////////////////////////////////////////////////////////////////////

    initial begin

        clk        <= 1'd1;

        bpsk_out   <= 16'd0;

        dat_valid  <= 1'b0;

        dat_last   <= 1'b0;

        $readmemh("D:/code_vivado/bidesign/sinwave.txt",bpsk_in); //读文件

        fid_out_re = $fopen("D:/code_vivado/bidesign/out_re.txt","w"); 

        fid_out_im = $fopen("D:/code_vivado/bidesign/out_im.txt","w");

         #10;      

 

        for(i = 0;i<=511;i = i+1)begin

            dat_valid <= 1;

            bpsk_out  <= bpsk_in[i];

            #4;

        end

 

        dat_last  <= 1;

        dat_valid <= 0;

        bpsk_out <= 16'd0;       

        #2000;

    end

 

 

     always [url=home.php?mod=space&uid=72445]@[/url] (posedge clk) begin    

                $fwrite(fid_out_re,"%d\n",$signed(reg_out_re[31:0])); 

                $fwrite(fid_out_im,"%d\n",$signed(reg_out_im[31:0]));               

    end

 

     always @ (posedge clk) begin                //fft输出结果到寄存器中保存，使数据更稳定

               reg_out_im <= out_im;

               reg_out_re <= out_re;

    end

 

     always @ (posedge clk) begin

       if(!out_valid) begin    

                  reg_out_re <= 32'd0;

                  reg_out_im <= 32'd0;

       end

    end

endmodule