1. 术语名词：
Backend Semiconductor Manufacturing，半导体后端制造，即芯片封装与测试阶段。
Die，晶片，wafer Fab工厂成品wafer上的具备集成电路完整功能的最小单体
EFO，Electronic Flame-Off，电子打火系统，wire bonder中用于形成free air ball
EMI，Electro-Magnetic Interference，电磁干扰
ESD，Electro-Static Discharge，静电放电，静电荷在电场的作用下发生的快速的转移。通常ESD发生在两个不同电位的物体相接触的时刻。
EOS，Electrical Over-Stress，电气过载，指电子器件所处的电气条件（通常指电流值、电压值），超出了其正常工作时所允许的最大限度。
Tribo-charging，同tribo-electrification，摩擦静电起电，静电起电最主要的方式。
CDM，Charged Device Model，器件静电带电放电模型，指器件带上高静电（或处于高电位）对接地的导体发生的快速静电放电模型。
Gate oxide，栅极氧化层，集成电路设计中用于阻隔gate与有源通道间漏流的绝缘膜层。
Field Induction，静电感应，指孤立导体受到静电场的作用，其内部的电子、正电荷沿着电场线的方向发生的相反方向的分离移动，而此时孤立导体的电位亦有该静电场决定。
SMT，Surface Mounting Technology，表面贴装技术，将无引脚或短引线表面贴装元器件，安装在PCB或其它基板的表面上，再通过回流焊等方法加以焊接组装的电路装连技术。是芯片从封测工厂出货后最主要的使用场合。
Wafer，晶圆，集成电路Fab完成后的成品。
2. 芯片封测工厂中静电的来源：
芯片封装与测试工厂涉及到大量的生产工序，其中一般包括Wafer back grinding、Wafer sawing、Die attachment、wire bonding、Molding、Marking、Plating、Testing、packaging等主要工序，而每个主要工序有包括数量各不相同的子工序，如wafer back grinding工序又包括wafer die面taping贴膜、wafer back grinding、wafer面de-taping去膜。
芯片封装与测试阶段的众多生产工序中，大部分都涉及到静电的产生，并会累积静电，从而对wafer中的die及封装后的芯片构成静电失效的风险。
芯片封装与测试阶段各生产工序的静电产生，主要分为以下几种类型：
一是，接触分离静电起电（contact and separation charging），即两个物体发生物理接触后再发生分离的过程，由于两物体在发生接触时，彼此的接触面发生了电子的转移，而是其中一个物体的接触面由于失去部分电子而带上正极性的静电，相应地，另一个物体的接触面由于得到这些电子而带上负极性的静电。
图1.物体间接触分离过程产生静电的情形
接触后分离过程的静电起电情形在每个生产工序都会（多次）发生，例如，wafer吸附于真空或静电chuck上进行back grinding然后再取下，就是wafer胶膜与chuck吸附面间发生了接触再分离的静电起电过情形。
二是，摩擦静电起电（tribo-charging）的方式，是由连续的重复多次的接触分离静电起电过程构成，多数情形下，两个物体间的摩擦起电量会比单次的接触分离过程产生的静电起电量显著要高。
Wafer back grinding、wafer sawing的贴膜工序中的贴覆过程就是典型的摩擦静电起电实例，贴覆动作完成后，贴膜的背面就会累积大量的静电荷。芯片封装完成后的电测工序也涉及典型的摩擦静电起电-芯片封装体与testing socket导向部件之间。
图2.芯片封装工厂中wafer taping工序的静电产生情形
芯片封装阶段的peeling（剥离）撕膜工序（如back grinding胶膜的保护膜撕离、wafer sawing蓝膜贴覆到wafer背面前的保护膜撕离与），属于接触分离静电起电的一种特殊情形。薄膜peeling过程在电子制造中，一般都会划归为易产生大量静电的重点工序来进行管控。
图3.芯片封装工厂中Taping后撕膜过程产生大量静电的情形
三是，流体静电起电（Fluid charging），指高速流体与流体管壁间的静电起电。流体在管道中的固液界面间，流体被高压输送流出管道后成为带静电的流体。
Wafer sawing工序中的高速HPW（Highly Purified Water，高纯水）或DI（De-Ionized，去离子）水冲洗工序就是典型的流体带电，并直接对wafer中的die构成静电冲击的电性失效风险。
芯片封装阶段的生产工序还存在少数的其他静电起电的情形，比如wafer sawing工序中高压水洗后的spin drying（高速旋转干燥方式）过程中的静电起电，也可以归为接触分离的静电起电方式。
3. 芯片封测工厂中静电如何导致芯片电性失效？
芯片封装与测试阶段中的产生或累积的静电通过两种方式（或模型）导致芯片发生电气失效：
第一种情形是，高静电直接作用于wafer上，导致die中的绝缘膜膜层发生静电击穿，从而引发die器件结构的电致焦耳热效应失效，失效分析表征为绝缘膜层漏电流偏大。Wafer sawing工序中的高压水洗过程导致的die电气失效就属于此种情形。
图4.芯片封装工厂中wafer sawing工序中rinsing过程导致Die静电损坏的情形
第二种情形是，高静电累积在或近距离作用于wafer或芯片，在接地的导体与wafer的pads或芯片的封装leads发生接触时，引发ESD产生的快速放电电流，导致wafer的die或芯片的内部结构发生失效（绝缘膜层击穿漏流、金属线路熔断），失效表征包括局部器件电路漏电流偏大、线路开路（wire bond处部位断路）等。
图5.芯片封测工厂中芯片处于高静电状态时对地放电的ESD情形
芯片封装中的wafer probing测试、wire bonding、芯片functional测试等工序都存在此种静电放电的风险-CDM ESD。
高静电物料靠近上述wafer或芯片的生产工序亦会引发CDM ESD，此时wafer、芯片被高静电物料通过静电感应作用而处于高静电位。
4. 芯片封测工厂生产线上的静电问题观察
当下的芯片封装测试工厂，工厂内相关人员的人体静电已不再是构成生产过程中的芯片发生电气失效的重要因素，class100或class1000的无尘工厂设施，可以提供足够有效的人体静电控制，人体_静电防护鞋_静电防护地板系统或/且人体_静电手腕带接地系统。另一方面，芯片封装测试各生产工序的工艺技术，基本规避了人员的皮肤直接操作wafer、die、芯片的情形。
而各生产工序中的设备部件、工序辅助物料及其在生产过程中的静电起电与静电累积，基本构成了芯片封装测试工厂静电问题的全部来源。
芯片封装测试工厂内，一般地需要重点关注的生产工序分为两类：
第一类是易于产生或累积高静电的生产工序，包括wafer back grinding（taping与de-taping）、wafer sawing（wafer mounting与高压水rinsing）、Die attachment、molding、芯片电测等工序；
图6.芯片封装工厂中Die attachment工序中的静电产生的情形
第二类是在具备高静电源的条件下易于导致芯片发生电气失效的生产工序，包括wafer probing测试、wafer sawing、wire bonding及芯片电测工序。
图7.芯片封测工厂中电测机台存在高静电源导致的芯片ESD失效的情形
5. 芯片封测工厂中的静电失效问题分析与解决
5.1 工厂生产线上的静电检测
生产线上的物料静电带电检测，基本都可以通过非接触式的静电场、静电压测试仪表进行测量获得。此种仪表分为两类：
一类是基于物料上静电发出的电场强度进行测量换算的仪表，这种仪表最为常见，如Simco FMX-003/004、Prostat PFM-711A、Kleinwachter EFM-022、Trek Model511等。此类仪表的静电带电测量局限性主要体现在：
a.仪表测试探头与待测物体表面间的距离必须设定为1 inch，否则，测量距离过大或过小，就会导致测量数据的显著偏小或偏大失真；
b.不适用于测量表面小于直径25mm的物料的静电带电检测，否则得到的测量数据会显著偏小失真。
第二类是用于微电子器件或科研应用的电荷量精密测量的静电压仪表，此类仪表基于Kelvin probe的工作原理，在已经距离内，测量结果不受仪表sensor与待测物体间距的显著影响。同时，在测量绝大多数封装类型的芯片的静电带电时，得到的测量数据失真程度也较小。此类仪表如Trek Model 520。
以上两种非接触式静电带电的测量方法都存在共有的应用局限性：
a.测量结果都会受到待测物体与地之间的电容压制效应的影响。比如，wafer吸附在铝合金基材的chuck上时，即使wafer上表面累积了大量的静电荷，所有仪表测量得到的静电压数值都会非常小（eg.<50V/inch），此时所有仪表的测量结果远远反映不了wafer的真实静电带电水平。此种情形下，就需要改变wafer的放置条件，才可以有效检测出wafer真实的静电带电状况。
b.待测物体微小的局部静电带电上述仪表无法得到有效的检测结果。
c.待测物料（尤其是厚度较薄的片材或板材）的异侧静电带电情形，所有的仪表无法有效检测出待测物料单侧的静电带电状况。
5.2 工厂生产线上的静电失效问题解决方法
芯片封装测试工厂生产线的静电导致的产品电气失效问题，都可以基于高静电带电（芯片自身带高静电或高静电源靠近芯片所处的位置）风险的勘测验证与勘察验证静电导致芯片发生电气失效的模型条件是否同时具备，便可以就芯片的静电失效风险做出正确的论断。
以芯片的电测工序为例，首选可以确认芯片装入testing socket的过程一定会发生CDM ESD事件（芯片leads与testing socket中的pin100%会发生金属接触的放电）；然后就需要验证芯片是否带上高静电或受到高静电作用的风险。某些封装类型的芯片，通过自动化设备的真空吸盘吸取，放置于电测设备的testing socket的过程中，芯片的绝缘封装体会与testing socket侧面的导引机构发生摩擦，在第一颗芯片完成测试后，芯片的绝缘封装体再次与testing socket的导引机构发生摩擦，此时用前述提到的静电压仪表（基于Kelvin probe原理的）对testing socket的各区域进行静电压检测，就会发现testing socket芯片的导引机构部位带有一定的静电（静电压或许不是很高，比如20V左右的测量数值会是很常见的），这种静电检测结果表明此颗芯片受到的静电影响程度很低，发生静电导致芯片电气失效的风险非常低，然而，随着该testing socket逐渐测试更多的芯片，同步的testing socket上的静电带电检测数值也会越来越高，比如静电压数值超过200V、500V完全是可能发生的，也就表明越是靠后面进行测试的芯片，其CDM ESD失效风险就越高。至此，该电测工序的静电导致芯片电气失效的验证分析便全部完成，最后得出的静电分析论断就是正确的。
生产线上的静电导致芯片电气失效的解决方案，可以从两方面分别进行有效应对，均可以很好地将芯片的静电引发的不良降至足够低的目标。
一方面是着眼于高静电源（wafer、芯片上的静电及临近的物料上的静电带电）的有效管控，使wafer、芯片在生产线的各个工序中都不会受到过（以wafer、芯片相对应的最大承受能力）高静电源的作用。可以采用的方法有：
非生产必需的高静电或绝缘物料，禁止或限制带入生产线尤其是静电关注的重点工序中，或者进入生产线前必须进行低静电处理；
静电重点生产工序的关键部位，按最小化的原则，将采用的绝缘材料做到最小表面的外露（尤其是与wafer、芯片及其他生产辅助工具等相接触的），有条件时，以适宜的高电阻静电耗散性材料替代绝缘材料；
采用离子化的静电中和消除手段，对重点生产工序用到的高静电物料或易累积静电的部件进行实时的静电消除，确保其静电带电水平控制在wafer、芯片的最大承受能力之下。
图8.离子化措施消除静电的方法
另一方面就是设法消除生产工序中与wafer、die、芯片间的非必要金属接触（die pads、芯片leads与其他导电物料、部件间）放电情形。此种做法主要适用于wafer、芯片的各生产周转环节中，以及部分手动工具取放的工序。
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