由于引脚甚至包括芯片内部 bonding 线之间的电容耦合，I/O 之间的串扰会对 ADC 的采样精
度产生显著影响，尤其是 ADC 当前的模拟采样通道邻近有持续数字 I/O 的电平翻转动作（典
型情况如 PWM 输出）。如 图 2-7. 模拟与数字 I/O 串扰 结构 图 所示。
图2-7. 模拟与数字I/O串扰 串扰 结构图
如 图 2-8. 模拟与数字 I/O 串扰波形 图 ，是在实际情景中，ADC 的采样通道紧邻在 PWM 输出
时的信号波形情况，在 PWM 发生电平翻转的瞬间，在相邻的采样通道上会造成信号的波动，
如果此时 ADC 完成了一次采样，则可能会造成采样结果出现较大的误差。
图2-8. 模拟与数字I/O串扰波形 串扰波形图
有几种实践方法可以尝试来减弱 IO 之间串扰对 ADC 采样的影响，首先，在引脚规划上，就需
要提前规划将那些需要持续翻转的数字 I/O 在物理位置上远离 ADC 采样通道；如果由于资源
限制，频繁翻转的数字 I/O 无法远离模拟采样口，我们可以在后期 layout 上采取一些措施来减
弱影响，比如我们可以通过在数字 I/O 与模拟通道之间加上一定面积的 GND 来隔离，如 图 2-9.
模拟与数字 I/O 之间添加地屏蔽 所示，当然，由于包地屏蔽无法覆盖芯片内部，bonding 线之
间的串扰仍会继续存在。此外，减慢数字信号的边沿也会减弱串扰的影响，如对数字信号添加
电容值适当的电容，减慢 MCU 数字 IO 口的驱动速度，也能显著减慢这个数字信号边沿。软
件层面，我们同样有一些尝试，比如在数字 I/O 口不翻转的时候进行一次 ADC 转换，当然前
提是应用允许这么做。
图2-9. 模拟与数字I/O 之间添加地屏蔽
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