本帖最后由 zhjb1 于 2025-6-15 08:59 编辑
AT芯片的ADC采样率范围挺宽的,我做过较快的1.5,7.5,13.5三个较快的测试比较,在1.5时,5路12位ADC采样就较为明显的跳动大约在+-20个之间跳动;采用7.5时跳动在+-3个左右或更低;在13.5以上基本是个位在偶尔跳动,数值再大可以说在有限个采样过程数据稳如“老狗”。因此常规采样周期设为:7.5——ADC_SAMPLETIME_7_5。
说明:板子自己设计的实验板,芯片AT32F407VGT7,主频240MHz,带有XMC驱显,5路EXTkey中断,3路PWM输出,等常规各种模块的开启,都运行时ADC的变化如上述。但如果将串口LCD显示连接线靠近ADC的输入连接线时,跳动会加大一点。说明线路优化布局十分有意义。
照片没有意义,视频发表太麻烦,不是必须就文字表述就可以了。
顺便说一句,我非常喜欢测试各种芯片,如有更高端的芯片或开发板等给我试用会给一些有益的测试结果的,仅此。
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