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[STM32F1] STM32F103 ADC 采样不稳定问题

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robincotton 发表于 2025-7-10 17:22 | 显示全部楼层
在 VDDA 和 VREF+ 引脚附近加去耦电容
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macpherson 发表于 2025-7-11 10:54 | 显示全部楼层
模拟部分与数字部分用地线隔离，避免数字噪声串入模拟电路。
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sdCAD 发表于 2025-7-11 12:27 | 显示全部楼层
PCB 板上或周围环境中的电磁干扰会影响模拟信号的稳定性。
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maqianqu 发表于 2025-7-11 12:56 | 显示全部楼层
采样基准不稳定。              
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mikewalpole 发表于 2025-7-12 11:30 | 显示全部楼层
当信号源输出阻抗大于10kΩ时，ADC内部的采样电容充电不足，导致采样值不稳定。
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averyleigh 发表于 2025-7-12 16:38 | 显示全部楼层
ADC 参考点不稳定。              
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mollylawrence 发表于 2025-7-12 20:10 | 显示全部楼层
硬件噪声难以完全消除时，可通过软件算法降低波动影响。
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benjaminka 发表于 2025-7-18 10:21 | 显示全部楼层
在软件中实现滤波算法，如移动平均滤波或卡尔曼滤波，以平滑采样值
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usysm 发表于 2025-7-18 11:23 | 显示全部楼层
可以在VREF+和GND之间添加10μF和0.1μF的去耦电容。
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mmbs 发表于 2025-7-18 12:20 | 显示全部楼层
对采集结果进行软件滤波              
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uytyu 发表于 2025-7-18 14:58 | 显示全部楼层
尽量缩短模拟输入引脚到源端的走线长度，避免平行于高速数字信号线
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jackcat 发表于 2025-7-18 18:03 | 显示全部楼层
ADC相关的走线尽量短，避免与数字信号线平行，减少串扰
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janewood 发表于 2025-7-18 20:32 | 显示全部楼层
VDDA 和 VSSA 是干净的模拟电源和地，最好用磁珠与数字部分隔离
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alvpeg 发表于 2025-7-18 21:44 | 显示全部楼层
模拟信号路径过长或靠近数字高频信号线，容易引入干扰。
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cashrwood 发表于 2025-7-18 22:33 | 显示全部楼层
采样值波动较大，尤其在高阻抗信号源情况下。
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uiint 发表于 2025-7-19 11:00 | 显示全部楼层
如果采样频率过高，可能会导致采样值波动。尝试降低采样频率看是否有改善。
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louliana 发表于 2025-7-19 11:47 | 显示全部楼层
使用差分输入来提高抗干扰能力。              
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uptown 发表于 2025-7-19 12:21 | 显示全部楼层
电源线上的噪声可能会耦合到ADC输入端，导致采样值波动。
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uiint 发表于 2025-7-19 14:28 | 显示全部楼层
电源线路没有引入过多的噪声。可以使用示波器检查电源线上的噪声水平。
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geraldbetty 发表于 2025-7-19 15:59 | 显示全部楼层
地线设计不良，有共模干扰              
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