一、时序图基本概念
时序图描述硬件系统中信号随时间变化的逻辑关系，用于分析信号传输、同步和交互。在FPGA、ASIC或嵌入式系统设计中，时序图是验证功能正确性的关键工具。
时序图的电平来自哪里？
时序图中的电平和波形数据来源通常来自具体的硬件文档，例如：
芯片数据手册：会详细说明芯片各个引脚的时序特性，包括输入输出信号的时序要求和状态变化。例如，某个信号线的电平如何随着时钟信号的变化而变化。
协议规范：如I2C、SPI等通信协议中，时序图中电平的变化是由协议规范定义的。每种通信协议对信号的电平、时序、传输速率等都有明确规定。
时序图的电平变化不仅与芯片本身的电气特性相关，还与外部设备、环境因素以及电路的工作状态密切相关。
二、时序图核心元素
时序图的核心就是时间和电平的变化关系。时间从左到右，电平只有高低，通常用0和1来表示。时序图能帮助我们理解电路中各个信号的变化，以及它们在不同时间点的状态。通过时序图，可以清晰地展示出数字电路的时序特性，比如信号的起始时间、持续时间、变化趋势和变化之间的关系
信号线：横轴表示时间，纵轴列出参与交互的信号（如时钟CLK、数据线DATA、控制信号EN等）。
时间箭头：标注关键时间点（如上升沿、下降沿、建立时间、保持时间）。
状态变化：用高低电平、脉冲或虚线表示信号跳变或无效状态。
示例：
三、时序图绘制步骤
确定时钟基准
以系统主时钟（CLK）为参考，标注周期和边沿（上升沿/下降沿触发）。
标注信号关系
输入信号：在时钟有效边沿前需稳定（建立时间t_setup）。
输出信号：在时钟边沿后延迟一定时间（传输延迟t_pd）。
验证时序约束
检查建立时间（t_setup）和保持时间（t_hold）是否满足硬件要求。公式：
[
t_{cycle} \geq t_{setup} + t_{hold} + t_{pd}
]
四、时序图分析技巧
对于大多数时序图，我们需要掌握以下几个技巧，帮助我们正确解读图中的信息：
从上到下：图中的每一条波形线通常代表不同的信号通道或设备端口。例如，I2C通信中的SCL和SDA，SPI通信中的MOSI和MISO，GPIO控制线等。通过上下的排列，我们可以清楚看到这些信号在不同时间点的状态。
从左到右：时间是时序图的核心，因此图从左到右表示时间的推进。在分析时，需要关注信号随时间的变化，电平在不同时间段的变化会影响整个系统的行为。
如果时序图有时间刻度（如0s、1s等），我们可以用它来准确判断各电平的持续时间。若无时间刻度，则不需要关心具体的时间值，只需关注电平的持续或变化模式。对于多条波形的时序图，建议观察不同信号之间的关系，识别出主从关系或者同步与异步的信号变化模式。
1、数字电路的逻辑关系
数字电路中只有0和1，分别表示低电平和高电平。时序图通过高低电平的变化，来表达电路在不同时间点上的逻辑状态。举个例子，假设某条信号线的时序图如下：
0S：电平由低电平变为高电平
0S-1S：电平为高电平持续1S
1S：电平由高电平变为低电平
1S-2S：电平为低电平并持续1S
2、单个波形的时序图怎么看？
时间长度：时序图中通常会标出每个电平状态的持续时间。若没有标注，说明我们只关心电平的高低，不需要精确计算时间。
电平变化：电平从某个状态变到另一个状态时，有一定的过渡时间。例如，从高电平到低电平的过渡可能不会是瞬间完成的，而是会有一个过渡区域（通常用斜线或其他符号表示）。
物理变化：实际电平变化是一个连续的过程，并非瞬间变化。时序图中的斜线和竖线表示电平的过渡或稳定状态，通常没有特别标注时，它们的含义是一样的，代表着电平从一个状态平滑过渡到另一个状态。
案例一：考虑时间会标出时间长度，如果不标注时间长度，则不需要考虑时间
案例二：电平从某个电平到某个电平之间变换所耗费的时间，以下表示的是电平之间的过渡
五、 时序图分析示例
1、I2C通信时序
I2C（Inter-Integrated Circuit）是一种同步、多主从结构的串行通信总线协议，其时序图包含以下关键信号和阶段：
SDA（串行数据线）与SCL（串行时钟线）
SDA和SCL均为开漏输出，需外接上拉电阻。
数据在SCL高电平时稳定，低电平时允许变化。
起始条件（START）
主设备拉低SDA时SCL为高电平，标志传输开始。
停止条件（STOP）
主设备释放SDA（变高）时SCL为高电平，标志传输结束。
数据传输
每个时钟周期传输1位数据，MSB优先。
数据字节后跟随ACK/NACK位（第9个时钟脉冲）。
重复起始条件（Repeated START）
主设备在不释放总线的情况下发起新传输。
I2C时序关键参数
典型时序图示例
分析案例
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