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[FPGA] FIFO学习

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 楼主| gaochy1126 发表于 2026-9-30 22:08 | 显示全部楼层
FIFO 不改变 平均速率 ，只能缓冲突发流量。如果写平均速率持续大于读平均速率，FIFO 一定会写满。
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 楼主| gaochy1126 发表于 2026-9-30 22:09 | 显示全部楼层
普通 FIFO 通常 rd_en 拉高后，下一个时钟才输出数据。
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lvyunhua 发表于 2026-10-1 12:51 | 显示全部楼层
路过学习了
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linqing171 发表于 2026-10-2 06:19 | 显示全部楼层
大哥，写的非常好。
建议用AI优化一下，特别有“回”等错别字。
工作这二十几年，异步时钟的fifo出过很多问题。上层判断溢出的临界资源也有不少次问题。
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